JPH04181487A - ３乗回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、部品点数の大幅な低減化を図ることができ、
かつ低コストなＬＳＩ化に好適な３乗回路に関するもの
である。

〔従来の技術〕

第１図に示すものは、従来より周知である乗算器の基本
ブロック図である。

すなわち、乗算器１００へ電圧ＶＸ、Ｖ、が入力される
と、その積に比例した値として電圧■ｚが出力されるも
のである。

したがって、この乗算器１００を用いて２乗器を得る場
合には、第２図に示すように、Ｘ端子およびＹ端子を結
線して入力電圧ｖＸを乗算器１００に入力し、出力側に
２乗結果の値である電圧Ｖ１を得るような２乗器２００
とされる。

さらに３乗器を得る場合には、第３図に示すように、１
段目に上記２乗器２００を配置し、その出力電圧ｖ２を
２段目に配置されている乗算器１００のＸ端子へ入力し
、かつそのＹ端子には１段目の２乗器２００における入
力電圧■８を入力させ、この乗算器１００の出力電圧Ｖ
２が３乗結果の値となるような構成の３乗器３００とさ
れる。

しかして、上記した乗算器１００の具体的なものとして
は、第４図に示すようなトランス・コンダクタンス乗算
器が用いられている。

このトランス・コンダクタンス乗算器は、トランジスタ
ＱＡ、Ｑｓ　、Ｑ３．Ｑ＝　、Ｑ５．Ｑ−より構成され
るマルチプライヤ・コア部（ギルバートセル）１０１と
、このマルチプライヤ・コア部１０１のトランジスタＱ
、、Ｑ■のエミッタ側に接続される差動電圧−電流変換
器１０２、およびマルチプライヤ・コア部１０１のトラ
ンジスタＱ、。

Ｑ、、Ｑ、、Ｑ、のエミッタ側に接続される差動電圧−
電流変換器１０３などによって構成されている。

なお、このトランス・コンダクタンス乗算器の詳細を等
価回路で示すと、第５図の如くとなる。

〔発明が解決しようとする問題点〕

ところで、上記のような従来の３乗器３００の具体的な
ブロック構成としては、第６図に示すように、１段目と
してトランス・コンダクタンス乗算器１０４に差動シン
グル出力変換器１０５を接続配置し、さらにその次段に
トランス・コンダクタンス乗算器１０６および差動シン
グル出力変換器１０７を接続配置している。

すなわち、これはトランス・コンダクタンス乗算器１０
４，１０６同士を直接結線できないため、トランス・コ
ンダクタンス乗算器１０４．１０６同土間に差動−シン
グル・エンデッド変換とバイアス変換を行う差動シング
ル出力変換器１０５゜１０７を介在させて結線する必要
があることによる。

より具体的な結線状態としては、第４図におけるトラン
ジスタＱ、、Ｑ４．　　Ｑ５．Ｑ、の出力側に、差動シ
ングル出力変換器が接続される。

このように従来の３乗器３００では、上記したようにト
ランス・コンダクタンス乗算器同士を直接結線できない
ため、両者間に差動シングル出力変換器を一々挿入配置
して結線していかなければならず、このため部品点数が
増加されてしまい高性能および低コストに製作すること
ができないという問題点を有している。

本発明は、上記のような事情に鑑みてなされたものであ
り、その目的とするところは、マルチプライヤ・コア部
を２段重ねに結線することにより、トランス・コンダク
タンス乗算器同士を直接結線することができるような回
路構成とし、従来必要とされていた差動シングル出力変
換器を省略して部品点数の低減化を図るとともに、低コ
ストなＬＳＩ化に好適な３乗回路を提供することにある
。

〔課題を解決するための手段〕

本発明は、上記のような目的を達成するために、クロス
・カップル差動ペア、対数電圧発生ダイオード・ペア、
差動電圧−電流変換器を備えるトランス・コンダクタン
ス乗算器において、上記クロス・カップル差動ペアを２
段重ねにし、対数電圧発生ダイオード・ペアを増設し、
その２段目のクロス・カップル差動ペアを駆動するよう
に結線接続することを特徴とするものである。

〔作　　用〕

本発明によれば、第４図に示したマルチプライヤ・コア
部を２段重ねに結線して一体型の回路構成とし、従来必
要とされていた中間の差動シングル出力変換器を省きト
ランス・コンダクタンス乗算器同士を直接結線すること
ができる。

〔実　施　例〕

以下、本発明の実施例を図面に基づき詳細に説明する。

第４図に示したマルチプライヤ・コア部１０１は、クロ
ス・カンプル差動ペアＱ、、Ｑ、、Ｑｓ　。

Ｑ６と対数電圧発生ダイオード・ペアＱＡ、Ｑ。

とで構成されている。

このマルチプライヤ・コア部１０１の入出力差動電流は
、 ΔＩＬ＝ＩＬＩ　　Ｉｔｚ （１，、＋Ｉ！　）（Ｉａ　＋Ｉ＋＋　）ＩＡ＋Ｉｌ となり、２入力端子差のリニア積になる出力電流差を生
じることが知られている。

また、第４図の差動電圧−電流変換器１０２の変換ゲイ
ン（トランス・コンダクタンス）ヲ各々に、ＩおよびＫ
ｙと仮定すると、 Ｉａ　　　Ｉｎ　＝ＫＸ　　’　Ｖｘ Ｉｔ　　　Ｉｚ　＝Ｋｙ　　’　Ｖｖ となるので、第４図の乗算器の全体の伝達関数は、とな
り、２つの入力ｖＸとｖＹの積に比例することとなる。

したがって、Ｖ、　−Ｖ、とすれば２乗回路となる。

第４図の等価回路として掲げた第５図についてみると、
この回路においては、電圧−電流変換はエミッタ抵抗Ｒ
ＸとＲヶとともに差動ペアＱ、。

Ｑ２とＱ３．Ｑ、によって得られるので、となる。

また、第４図と同様に差動電圧−電流変換器の変換ゲイ
ンを各々に、およびに、とすると、ｔ ｉｘｘ＝２１に となる。

また、差動出力電流Δ■、は、 △！＋−−１ｔｌＩｔｚ ＝＝　　　　　　　　　−Ｖ、　　・■。

■８　・ＲＸ　’Ｒｙ となるので、差動出力電圧ｖ２は、 ■２−△Ｉｔ　　−Ｒｙ ■、・Ｒ，−Ｒ。

となる。

したがって、Ｖ　ｘ　＝　Ｖ　ｖとすれば２乗出力とな
る。

次に、第７図に示した本発明のブロック図の一実施例と
して示した第８図について説明する。

第８図でも電圧−電流変換は、第５図と同様にエミッタ
抵抗Ｒ８とＲ７とＲ７と共に、差動ペアＱ、、ＱｚとＱ
３．Ｑ、とＱ、、、Ｑ、□によって得られるので、 となる。

また、差動電圧−電流変換器の変換ゲインを各々ＫＸお
よびＫＶおよびに、、ｌとすると、Ｉｘｘ　　＝２１Ｘ ■エ　−２１ｈ 結局、差動出力電圧Ｖ２は、 となるので、 Ｖ’　ｘ　＝　Ｖ　ｖ　＝　Ｖ　ｕ とすると３乗出力となる。なお、１０８，１０９はマル
チプライヤ・コア部である。

このように、本発明に係る３乗回路によれば、第４図に
示したマルチプライヤ・コア部１０１を２段重ねに結線
して一体型の回路構成とし、従来必要とされていた中間
の差動シングル出力変換器を省きトランス・コンダクタ
ンス乗算器同士を直接結線することができる。

（発明の効果） 以上説明したように本発明によれば、マルチブライヤ・
コア部を２段重ねに結線接続しである。

つまり、このマルチプライヤ・コア部のクロス・カップ
ル差動ペアを２段重ねにし、対数電圧発生ダイオード・
ペアを増設し、２段目のクロス・カップル差動ペアを駆
動するように結線接続することによって、トランス・コ
ンダクタンス乗算器同士を直接結線することができる回
路構成としである。

このため、従来必要とされていた差動シングル出力変換
器を省略して部品点数の低減化を図るとともに、低コス
トなＬＳＩ化に好適な３乗回路を提供することができる
利点がある。

【図面の簡単な説明】

第１図は乗算回路の基本ブロック図、第２図は乗算回路
を用いて２乗回路を得る基本ブロック図、第３図は乗算
回路を用いて３乗回路を得る基本ブロック図、第４図は
マルチプライヤ・コア部と差動電圧−電流変換器とで構
成されたトランス・コンダクタンス乗真器による乗算回
路の原理図、第５図は第４図の等価回路、第６図はトラ
ンス・コンダクタンス乗算器と差動シングル出力変換器
とで構成された３乗回路の基本プロ・ツク図、第７図は
本発明の基本ブロック図、第８図は第７図の等価回路、
第９図は本発明の一実施例を示す図、第１０図は出力端
側に差動シングル出力変換器を備えて構成された本発明
の基本ブロック図である。

Claims (1)

【特許請求の範囲】
1. （１）クロス・カップル差動ペア、対数電圧発生ダイオ
   ード・ペア、差動電圧−電流変換器を備えるトランス・
   コンダクタンス乗算器において、 上記クロス・カップル差動ペアを２段重ねにし、対数電
   圧発生ダイオード・ペアを増設し、その２段目のクロス
   ・カップル差動ペアを駆動するように結線接続すること
   を特徴とする３乗回路。