JPH04177390A - 表示制御装置 - Google Patents
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- JPH04177390A JPH04177390A JP2306393A JP30639390A JPH04177390A JP H04177390 A JPH04177390 A JP H04177390A JP 2306393 A JP2306393 A JP 2306393A JP 30639390 A JP30639390 A JP 30639390A JP H04177390 A JPH04177390 A JP H04177390A
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- 230000009977 dual effect Effects 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 5
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- 235000016496 Panda oleosa Nutrition 0.000 description 1
- 240000000220 Panda oleosa Species 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3644—Control of matrices with row and column drivers using a passive matrix with the matrix divided into sections
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- G—PHYSICS
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- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、走査型表示装置の表示を制御する表示制御装
置に関し、特に、表示画面を分割した複数の領域を並行
して走査する表示装置の表示制御装置に関するものであ
る。 ［従来の技術］ 陰極線管のような表示装置では１表示画面全体を１本の
走査線で表示しているのに対し、たとえば、液晶表示装
置のような表示装置では、画面を２つの領域に分けて、
それらの領域を並行に走査するのが一般的である。 そこで、このような画面を分割した複数の領域を２つの
領域を並行に走査する表示装置の表示を制御する従来の
表示制御装置では、表示する画面のビットマツプデータ
を保持するメモリ（以下、表示メモリと記す）としてラ
ンダムアクセスメモリを用いて、該メモリに表示データ
を格納する描画アクセスと表示のために表示データを読
みだす表示アクセスとを時分割で交互に行なう方式をと
っていた。 この方式はタイムシェアリング方式と呼ばれるが、この
方式では表示アクセスをする場合にランダムアドレスを
指定できるために、離散して配置された２つの領域から
交互に表示データを読みだすことができ、表示装置に対
して同時に複数の表示データを送出することができる。 また、このようなランダムアクセスメモリを用いた表示
制御装置において１表示メモリの表示用読みだしアドレ
スを制御することで、ラップ・アラウンドスクロールを
実現する特開昭６３−２１３８８号公報記載の技術が知
られている。 ［発明が解決しようとする課題］ 表示メモリとして単なるランダムアクセスメモリを用い
る前記従来技術によれば、高精細の大画面表示装置に適
用する場合、表示メモリからの単位時間あたりの表示用
読み出しが多くなり、表示メモリに対する表示アクセス
と、表示メモリへの描画アクセスとの競合が多くなり、
表示メモリへの描画が遅くなってしまうという問題があ
った。 ところで１表示アクセスと描画アクセスとの競合は、こ
れらのアクセスを同時に実行可能なデュアルポートメモ
リ（以下、ｒＤＰＲＡＭＪと記す）を利用することで解
決することができる。 この場合、ＤＰＲＡＭのシリアルポートからの表示用読
みだしは、連続したアドレスで行なわれるので、前記従
来のタイムシェアリング方式により複数の表示領域のデ
ータを交互に読みだすためには、第７図に示すように描
画を行なう際にあらかじめ表示メモリのアドレスを操作
して、シリアルポートから読みだされる表示データを２
つの領域のデータが交互に読みだされるようにする必要
がある。 しかし、これでは、画面分割スクロール、つまり、表示
画面の一部分の領域だけをスクロールする場合、これを
前記特開昭６３−２１３８８号公報記載の技術のように
表示用読みだしアクセスのアドレスを変えることによっ
て行なうと、スクロールしない表示領域までスクロール
してしまうという問題が生ずる。 これは、第８図に示すように、Ａの領域を部分スクロー
ルしようとすると、スクロールしなくともよいＢの領域
までスクロールしてしまうことを意味している。 また５表示メモリのメモリマツプが従来のランダムアク
セスメモリを用いたものと異なってしまうので、既存の
描画ソフトウェア等を利用できなくなってしまうという
問題もあった。 そこで、本発明は、従来のランダムアクセスメモリを用
いた表示メモリと同じメモリマツプを設定できる、デュ
アルポートメモリを用いた表示メモリを備えた表示制御
装置を提供することを目的とする。 また、本発明は、高精細の大画面表示装置に適用した場
合でも、高速な描画処理を行なうことができ、かつ、表
示画面の部分的なスクロールを行なうことのできる表示
制御装置を提供する。ことを目的とする。
置に関し、特に、表示画面を分割した複数の領域を並行
して走査する表示装置の表示制御装置に関するものであ
る。 ［従来の技術］ 陰極線管のような表示装置では１表示画面全体を１本の
走査線で表示しているのに対し、たとえば、液晶表示装
置のような表示装置では、画面を２つの領域に分けて、
それらの領域を並行に走査するのが一般的である。 そこで、このような画面を分割した複数の領域を２つの
領域を並行に走査する表示装置の表示を制御する従来の
表示制御装置では、表示する画面のビットマツプデータ
を保持するメモリ（以下、表示メモリと記す）としてラ
ンダムアクセスメモリを用いて、該メモリに表示データ
を格納する描画アクセスと表示のために表示データを読
みだす表示アクセスとを時分割で交互に行なう方式をと
っていた。 この方式はタイムシェアリング方式と呼ばれるが、この
方式では表示アクセスをする場合にランダムアドレスを
指定できるために、離散して配置された２つの領域から
交互に表示データを読みだすことができ、表示装置に対
して同時に複数の表示データを送出することができる。 また、このようなランダムアクセスメモリを用いた表示
制御装置において１表示メモリの表示用読みだしアドレ
スを制御することで、ラップ・アラウンドスクロールを
実現する特開昭６３−２１３８８号公報記載の技術が知
られている。 ［発明が解決しようとする課題］ 表示メモリとして単なるランダムアクセスメモリを用い
る前記従来技術によれば、高精細の大画面表示装置に適
用する場合、表示メモリからの単位時間あたりの表示用
読み出しが多くなり、表示メモリに対する表示アクセス
と、表示メモリへの描画アクセスとの競合が多くなり、
表示メモリへの描画が遅くなってしまうという問題があ
った。 ところで１表示アクセスと描画アクセスとの競合は、こ
れらのアクセスを同時に実行可能なデュアルポートメモ
リ（以下、ｒＤＰＲＡＭＪと記す）を利用することで解
決することができる。 この場合、ＤＰＲＡＭのシリアルポートからの表示用読
みだしは、連続したアドレスで行なわれるので、前記従
来のタイムシェアリング方式により複数の表示領域のデ
ータを交互に読みだすためには、第７図に示すように描
画を行なう際にあらかじめ表示メモリのアドレスを操作
して、シリアルポートから読みだされる表示データを２
つの領域のデータが交互に読みだされるようにする必要
がある。 しかし、これでは、画面分割スクロール、つまり、表示
画面の一部分の領域だけをスクロールする場合、これを
前記特開昭６３−２１３８８号公報記載の技術のように
表示用読みだしアクセスのアドレスを変えることによっ
て行なうと、スクロールしない表示領域までスクロール
してしまうという問題が生ずる。 これは、第８図に示すように、Ａの領域を部分スクロー
ルしようとすると、スクロールしなくともよいＢの領域
までスクロールしてしまうことを意味している。 また５表示メモリのメモリマツプが従来のランダムアク
セスメモリを用いたものと異なってしまうので、既存の
描画ソフトウェア等を利用できなくなってしまうという
問題もあった。 そこで、本発明は、従来のランダムアクセスメモリを用
いた表示メモリと同じメモリマツプを設定できる、デュ
アルポートメモリを用いた表示メモリを備えた表示制御
装置を提供することを目的とする。 また、本発明は、高精細の大画面表示装置に適用した場
合でも、高速な描画処理を行なうことができ、かつ、表
示画面の部分的なスクロールを行なうことのできる表示
制御装置を提供する。ことを目的とする。
前記目的達成のために、本発明は、表示画面を複数に分
割した分割表示画面毎に並行に走査を行なう走査型表示
装置の表示を制御する表示制御装置であって、 ランダムアクセスポートより表示データが書き込まれシ
リアルアクセスポートより表示データを読み出されるデ
ュアルポートメモリと、複数のバッファメモリと、前記
デュアルポートメモリより順次、各分割表示画面毎に１
ラスタづつ表示データを読み出す表示アドレスを発生す
る表示アドレス発生手段と、デュアルポートメモリより
読み出した表示データを、各分割表示画面毎に、それぞ
れ前記複数のバッファメモリに格納する格納手段と、前
記複数のバッファメモリに格納された表示データを並行
に読み出し表示装置へ送出する手段とを有することを特
徴とする表示制御装置を提供する。 また、この表示制御装置においては、前記分割表示画面
のスクロール時に、スクロールする分割表示画面の表示
データを読み出す前記表示アドレスのみに、スクロール
量分のアドレス値を加算もしくは減算する演算手段を備
えることが望ましい。 また、併せて、本発明は、表示装置と、外表示装置の表
示を制御する前記表示制御装置と、前記デュアルポート
メモリに表示データを格納する文書編集手段とを有する
ことを特徴とする文書編集装置をも提供する。
割した分割表示画面毎に並行に走査を行なう走査型表示
装置の表示を制御する表示制御装置であって、 ランダムアクセスポートより表示データが書き込まれシ
リアルアクセスポートより表示データを読み出されるデ
ュアルポートメモリと、複数のバッファメモリと、前記
デュアルポートメモリより順次、各分割表示画面毎に１
ラスタづつ表示データを読み出す表示アドレスを発生す
る表示アドレス発生手段と、デュアルポートメモリより
読み出した表示データを、各分割表示画面毎に、それぞ
れ前記複数のバッファメモリに格納する格納手段と、前
記複数のバッファメモリに格納された表示データを並行
に読み出し表示装置へ送出する手段とを有することを特
徴とする表示制御装置を提供する。 また、この表示制御装置においては、前記分割表示画面
のスクロール時に、スクロールする分割表示画面の表示
データを読み出す前記表示アドレスのみに、スクロール
量分のアドレス値を加算もしくは減算する演算手段を備
えることが望ましい。 また、併せて、本発明は、表示装置と、外表示装置の表
示を制御する前記表示制御装置と、前記デュアルポート
メモリに表示データを格納する文書編集手段とを有する
ことを特徴とする文書編集装置をも提供する。
本発明に係る表示制御装置によれば、前記デュアルポー
トメモリより順次、各分割表示画面毎に１ラスタづつ表
示データを読み出し、前記複数のバッファメモリにそれ
ぞれ格納する。そして、複数のバッファメモリに格納さ
れた表示データを並行に読み出し表示装置へ送出する。 したがい１表示装置を利用する情報処理装置等は、従来
のランダムアクセスメモリを用いたタイムシェアリング
方式とまったく同じに、表示制御装置のデュアルポート
メモリのアドレスマツプを設定でき、描画方法を変更す
る必要がなく、従来の描画処理ソフトウェアがそのまま
利用できる。また１表示メモリとしてデュアルポートメ
モリを用いるので、表示アクセスとの競合により、描画
アクセスが妨げられることがなく、高速な描画処理を行
なうことができる。 また、この表示制御装置において、前記演算手段を備え
た場合には、外演算手段により、スクロールする分割表
示画面の表示データを読み出す前記表示アドレスのみに
スクロール量分のアドレス値を加算もしくは減算し、こ
の表示アドレスによりデュアルポートメモリより表示デ
ータを読み出す。したがい、部分表示画面のみの部分的
なスクロールを行なうことができる。 （以下余白）
トメモリより順次、各分割表示画面毎に１ラスタづつ表
示データを読み出し、前記複数のバッファメモリにそれ
ぞれ格納する。そして、複数のバッファメモリに格納さ
れた表示データを並行に読み出し表示装置へ送出する。 したがい１表示装置を利用する情報処理装置等は、従来
のランダムアクセスメモリを用いたタイムシェアリング
方式とまったく同じに、表示制御装置のデュアルポート
メモリのアドレスマツプを設定でき、描画方法を変更す
る必要がなく、従来の描画処理ソフトウェアがそのまま
利用できる。また１表示メモリとしてデュアルポートメ
モリを用いるので、表示アクセスとの競合により、描画
アクセスが妨げられることがなく、高速な描画処理を行
なうことができる。 また、この表示制御装置において、前記演算手段を備え
た場合には、外演算手段により、スクロールする分割表
示画面の表示データを読み出す前記表示アドレスのみに
スクロール量分のアドレス値を加算もしくは減算し、こ
の表示アドレスによりデュアルポートメモリより表示デ
ータを読み出す。したがい、部分表示画面のみの部分的
なスクロールを行なうことができる。 （以下余白）
以下、本発明に係る表示制御装置の一実施例について説
明する。 まず、第３図に本実施例に係る表示制御装置を適用した
文書編集装置の構成を示す、 図示するように、文書編集装置は、中央処理装置（以下
ＣＰＵ）３０１、キーボードやプリンタ等で構成される
Ｉ１０装置３０２、ランダムアクセスメモリで構成され
る記憶装置３０３１表示制御装置３０４、液晶等表示画
面が２つ以上の領域に分割して走査される表示装置３０
５により構成されている。 該文書編集装置の動作は、記憶装置３０３に記憶された
プログラムに従って＋ Ｉ１０装置であるキーボードか
らの仮名、漢字あるいは英数字等の入力を表示制御装置
を通して表示装置に表示することで操作者に編集文書を
示し、操作者は、編集文書を表示で確認し、Ｉ１０装置
であるプリンタ等で印刷し所望の文書を得ることができ
る。 次に、表示制御装！３０４について説明する。 本実施例では、便宜上、表示装置として表示画面を上下
２つの領域に分割し、これを同時に走査する液晶表示装
置を例にとり、また表示画面の大きさは、横方向３２ド
ツト、縦方向８ラインとして説明する。 まず、第１図に１表示制御装置３０４の構成を示す。 図中、１０２は、表示メモリであり、デュアルポートＤ
ＲＡＭで構成されている。 １０１はＶＲＡＭ制御回路であり、デュアルポートＤＲ
ＡＭのリフレッシュ、シリアルポートのアクセス制御、
及びＣＰＵからの表示メモリに対する描画アクセス制御
を行なう。 １０４．１０５は、それぞれ上側面用下画面用のバッフ
ァメモリであり、１ｏ３は、バッファメモリ制御回路で
表示メモリ制御回路１０１がらの制御信号により、バッ
ファメモリ１０４．１０５のアドレス発生及びアクセス
制御を行なっている。 １０６．１０７は、バッファメモリから読出された液晶
への送出用の表示データをラッチするフリップフロップ
Ｃ以下、ＦＦと記す）である。 ここで、表示メモリアドレスと表示画面の対応を第４図
に示す。 図示するように、アドレス空間上前半部ＯＨ〜ＦＨを上
画面用領域として、アドレス空間上後半部１０Ｈ〜ＩＦ
Ｈを子画面用領域として用いる。 ２０Ｈ以降は、通常は未表示領域であるが、後述するよ
うにスクロール処理において用いる。 次に、表示制御装置３０４の動作を、第２図に示す。 図示するように、デュアルポートＤＲＡＭで構成された
表示メモリ１０２のシリアルポートは。 シリアルアクセスする先頭のアドレスと、シリアルアク
セスを制御するデータ・トランスファ・サイクル（以下
、ｒＤＴサイクル」と記す）制御信号により起動し、シ
リアルボート読出しクロックにより順々に読出される。 これらＤＴサイクルの制御は、表示メモリ制御回路１０
１（第１図参照）が行う。また、表示メモリ制御回路１
０１は、ＣＰＵ３０１からの指令に基づいて表示メモリ
１０２に対して描画処理も行う。 表示メモリ１０２から、表示データは、まず下画面用の
第１ラインから読み出される。すなわち、アドレスがＯ
Ｈから次々と読出され、これらはバッファメモリ制御回
路１０３が発生するバッファメモリアドレス及び上画面
バッファメモリ書き込み信号に従って、順々に上画面用
バッファメモリ１０４に書き込まれる。 上画面の１ライン分を１０４に書き込んだところで、表
示メモリ制御回路１０１は下画面用のＤＴサイクルを起
動し、表示データをアドレス１０Ｈから次々と読出し、
順々に下画面用のバッファメモリ１０５に書き込む。 下画面用バッファメモリ１０５に書込みが始まったとこ
ろで、バッファメモリ制御回路１０３の発生する上下両
画面バッファメモリ読み出し信号により、上下両方のバ
ッファメモリがら同時に読出しを開始する。 ここで下画面用バッファメモリ１０５には、図２に示す
ように表示データの書込みと読出しが時分割に並行して
行われるが、書込みのほうが読出しより２倍高速に行わ
れるので、確実に書込み後のデータを読出すことができ
る。 下画面用バッファメモリの書込みが終了すると、次に、
上画面の第２ラインの書込みを上画面用バッファメモリ
１０４に開始する。この特上画面の第１ライン用の表示
データの読出しも上画面用バッファメモリ１０４から行
われているが、第１ラインの表示データは、既に半分以
上読出した後であり、第１ラインの読出しをこの第２ラ
インの書込みが追い越すことはない。 バッファメモリ制御回路１０３は、表示メモリ制御回路
１０１からのＤＴサイクル制御信号により、これら一連
のバッファメモリのアドレス及びアクセス制御を行う。 また、バッファメモリ１０４，１０５から読出された表
示データは、表示メモリＶＲＡＭ制御回路１０１からの
表示データラッチ信号によりＦＦ１０６．１０７でラッ
チされ、液晶表示装置に送出される。 次に、画面分割スクロール時の動作について説明する。 まず、第８図に表示メモリ制御回路（第１図１０１）内
部の表示メモリアドレス発生部の構成を示す。 図中、タイミング発生器８０１は、本アドレス発生部の
タイミングを制御する。 水平表示カウンタ８０２は表示の横方向で表示アドレス
の増加をカウントするもので、５ＳＸ８０３は水平方向
分割スクロールの開始位置を示すレジスタである。 垂直カウンタ８０４は表示の縦方向で表示ライン数の増
加をカウントするもので、５ＳＹ８０５は水平方向分割
スクロールの開始位置を示すものである。 判定手段８０８は水平表示カウンタ８０２の出力値と、
５ＳＸ８０３の値を比較して同じ値となったときに加減
算器８１５に横方向の分割位置に達したことを知らせる
。 判定手段８０９は、垂直表示カウンタの値と５ＳＹ８０
５（７）出力値を比較し、５ＳＹ８０５に設定しである
値が上画面のものか下画面のものかに応じて上画面用表
示アドレスの加減算器８１１または下画面用表示アドレ
ス加減算器８１２に対して縦方向の分割位置に達したこ
とを知らせる。 下画面用表示アドレス発生器８０６は、下画面用の表示
のための読み出しアドレスを発生するもので、下画面用
表示アドレス発生器８０７は下画面の表示のための表示
メモリアドレスを発生する。 ＳＡＹ ８１０は縦方向に分割スクロールするときの、
スクロール量に相当する表示メモリアドレスのオフセッ
ト値を保持するレジスタで、その内容は加減算器８１１
および８１２に送られる。 加減算器８１１および８１２は、それぞれ下画面用表示
メモリアドレスまたは下画面用表示メモリアドレスから
、ＳＡＹ ８１０のオフセット値を加減算をするもので
ある。 また、加減算器８１１および８１２は判定手段８０９か
ら分割位置に達していないという信号が送られた場合は
５ＡＹ８１０の値は無視して表示メモリアドレスを素通
りさせる。 セレクタ８１３は、タイミングを制御しながら切り替え
、前記したように表示用読みだしアドレスを上画面用表
示アドレスと下画面用表示メモリアドレスを交互に表示
メモリに与えるものである。 ５ＡＸ８１４は、横方向に分割スクロールするときの、
スクロール量に相当する表示メモリアドレスのオフセッ
ト値を保持するレジスタで、その内容は加減算器８１５
に送られる。 加減算器８１５は、表示アドレスを５ＡＸ８１４のオフ
セット値だけ加減算するものである。 加減算器８１５も、８１１．８１５と同様に判定手段８
０８から画面分割位置に達していないという信号が送ら
れた場合は５ＡＸ８１４の値は無視して表示メモリアド
レスを素通りさせる。 次に、第４図に示した３２ドツト×８ラインの表示画面
の第６ライン以降を、１ライン分上スクロールする場合
を例にとり実際の動作を説明する。 なお、本実施例においては、説明を簡単にするために、
５ＳＸ８１４には非常に大きな値を設定し水平方向には
画面分割しないこととするが、水平方向に関する処理も
原理的には以下に述べる垂直方向のスクロールと同じで
ある。 さて、いま、５ＳＸ８０３．５ＳＹ８０５．５ＡＸ８１
４、ＳＡＹ ８１０に対してそれぞれ１００．６、任意
な値、４を設定すれば、水平カウンタ８０２は横方向に
最大で４カウントするが、ＳＳＸの１００の値に達しな
いため、判定手段８０８は画面分割しない信号を出し続
け、水平方向では加減算器８１５で表示アドレスが加減
算されることがない。 一方、垂直表示カウンタ８０４は、表示ラインが上から
下へ進むにつれてカウントを更新する。 判定手段８０９は、画面分割位置が上画面にあるか下画
面にあるかを判別し、本実施例では６ライン目であるの
で分割位置は下画面に存在することがわかり、下画面用
の表示メモリアドレスの加減算器８１１へは、画面分割
信号をアクティブにせず、下画面用表示メモリ加減算器
８１２に対して、 （ｓｓｙ設定値）−（下画面ライン数）＝（垂直表示カ
ウント値） ６ ４ ＝ となったときに、垂直画面分割信号を発生する。 これにより、下画面の表示メモリアドレスが加減算器８
１２により５ＡＹ８１０の値４が加算され、表示メモリ
アドレスはそれまで１４Ｈであったものが１８Ｈとなる
。以下、下画面の表示メモリアドレスに４だけ加算され
ることになり、結果、表示画面は第５図に示すようにな
る。すなわち、第６ライン以降が１ライン分上スクロー
ルし、下画面についてはスクロールしない。 したがい、各レジスタを設定し、表示メモリアドレス２
０Ｈ〜２３Ｈの部分だけ描画すれば表示画面上ではあた
かも第５ラスタ〜第８ラスタが１ラスタ分上方向へスク
ロールしたように見え、かつ、表示メモリとしてデュア
ルポートＤＲＡＭを使用しているため、表示アクセスと
の競合により描画アクセスが妨げられることなく高速な
スクロールが可能となる。 以上のように、本実施例によれば、ＣＰＵからは、従来
通りランダムアクセスメモリを用いたタイムシェアリン
グ方式とまったく同じにアドレスマツプを設定できるた
め、描画方法を変更する必要がなく描画処理ソフトウェ
アがそのまま利用できる。また、デュアルポートメモリ
を利用することにより、タイムシェアリング方式のよう
に描画アクセスと表示のためのアクセスを同一のポート
で行わなくてよいので、描画アクセスと表示アクセスの
競合が少なくなり、描画処理の高速化が図れる。 また、デュアルポートメモリを用いて表示メモリを構成
しながら表示画面の部分的な高速スクロールを可能とし
た。 さらに、本実施例で付加したバッファメモリは、並列に
走査する表示領域ごとに１ラスタ分の容量ですむので、
表示制御ＬＳＩの内部に設置することも十分可能であり
、装置が大型化することがな勧）。 ［発明の効果］ 以上のように、本発明によれば、従来のランダムアクセ
スメモリを用いた表示メモリと同じメモリマツプを設定
できる、デュアルポートメモリを用いた表示メモリを備
えた表示制御装置を提供することができる。 また、本発明によれば、高精細の大画面表示装置に適用
した場合でも、高速な描画処理を行うことができ、かつ
、表示画面の部分的なスクロールを行うことのできる表
示制御装置を提供することができる。
明する。 まず、第３図に本実施例に係る表示制御装置を適用した
文書編集装置の構成を示す、 図示するように、文書編集装置は、中央処理装置（以下
ＣＰＵ）３０１、キーボードやプリンタ等で構成される
Ｉ１０装置３０２、ランダムアクセスメモリで構成され
る記憶装置３０３１表示制御装置３０４、液晶等表示画
面が２つ以上の領域に分割して走査される表示装置３０
５により構成されている。 該文書編集装置の動作は、記憶装置３０３に記憶された
プログラムに従って＋ Ｉ１０装置であるキーボードか
らの仮名、漢字あるいは英数字等の入力を表示制御装置
を通して表示装置に表示することで操作者に編集文書を
示し、操作者は、編集文書を表示で確認し、Ｉ１０装置
であるプリンタ等で印刷し所望の文書を得ることができ
る。 次に、表示制御装！３０４について説明する。 本実施例では、便宜上、表示装置として表示画面を上下
２つの領域に分割し、これを同時に走査する液晶表示装
置を例にとり、また表示画面の大きさは、横方向３２ド
ツト、縦方向８ラインとして説明する。 まず、第１図に１表示制御装置３０４の構成を示す。 図中、１０２は、表示メモリであり、デュアルポートＤ
ＲＡＭで構成されている。 １０１はＶＲＡＭ制御回路であり、デュアルポートＤＲ
ＡＭのリフレッシュ、シリアルポートのアクセス制御、
及びＣＰＵからの表示メモリに対する描画アクセス制御
を行なう。 １０４．１０５は、それぞれ上側面用下画面用のバッフ
ァメモリであり、１ｏ３は、バッファメモリ制御回路で
表示メモリ制御回路１０１がらの制御信号により、バッ
ファメモリ１０４．１０５のアドレス発生及びアクセス
制御を行なっている。 １０６．１０７は、バッファメモリから読出された液晶
への送出用の表示データをラッチするフリップフロップ
Ｃ以下、ＦＦと記す）である。 ここで、表示メモリアドレスと表示画面の対応を第４図
に示す。 図示するように、アドレス空間上前半部ＯＨ〜ＦＨを上
画面用領域として、アドレス空間上後半部１０Ｈ〜ＩＦ
Ｈを子画面用領域として用いる。 ２０Ｈ以降は、通常は未表示領域であるが、後述するよ
うにスクロール処理において用いる。 次に、表示制御装置３０４の動作を、第２図に示す。 図示するように、デュアルポートＤＲＡＭで構成された
表示メモリ１０２のシリアルポートは。 シリアルアクセスする先頭のアドレスと、シリアルアク
セスを制御するデータ・トランスファ・サイクル（以下
、ｒＤＴサイクル」と記す）制御信号により起動し、シ
リアルボート読出しクロックにより順々に読出される。 これらＤＴサイクルの制御は、表示メモリ制御回路１０
１（第１図参照）が行う。また、表示メモリ制御回路１
０１は、ＣＰＵ３０１からの指令に基づいて表示メモリ
１０２に対して描画処理も行う。 表示メモリ１０２から、表示データは、まず下画面用の
第１ラインから読み出される。すなわち、アドレスがＯ
Ｈから次々と読出され、これらはバッファメモリ制御回
路１０３が発生するバッファメモリアドレス及び上画面
バッファメモリ書き込み信号に従って、順々に上画面用
バッファメモリ１０４に書き込まれる。 上画面の１ライン分を１０４に書き込んだところで、表
示メモリ制御回路１０１は下画面用のＤＴサイクルを起
動し、表示データをアドレス１０Ｈから次々と読出し、
順々に下画面用のバッファメモリ１０５に書き込む。 下画面用バッファメモリ１０５に書込みが始まったとこ
ろで、バッファメモリ制御回路１０３の発生する上下両
画面バッファメモリ読み出し信号により、上下両方のバ
ッファメモリがら同時に読出しを開始する。 ここで下画面用バッファメモリ１０５には、図２に示す
ように表示データの書込みと読出しが時分割に並行して
行われるが、書込みのほうが読出しより２倍高速に行わ
れるので、確実に書込み後のデータを読出すことができ
る。 下画面用バッファメモリの書込みが終了すると、次に、
上画面の第２ラインの書込みを上画面用バッファメモリ
１０４に開始する。この特上画面の第１ライン用の表示
データの読出しも上画面用バッファメモリ１０４から行
われているが、第１ラインの表示データは、既に半分以
上読出した後であり、第１ラインの読出しをこの第２ラ
インの書込みが追い越すことはない。 バッファメモリ制御回路１０３は、表示メモリ制御回路
１０１からのＤＴサイクル制御信号により、これら一連
のバッファメモリのアドレス及びアクセス制御を行う。 また、バッファメモリ１０４，１０５から読出された表
示データは、表示メモリＶＲＡＭ制御回路１０１からの
表示データラッチ信号によりＦＦ１０６．１０７でラッ
チされ、液晶表示装置に送出される。 次に、画面分割スクロール時の動作について説明する。 まず、第８図に表示メモリ制御回路（第１図１０１）内
部の表示メモリアドレス発生部の構成を示す。 図中、タイミング発生器８０１は、本アドレス発生部の
タイミングを制御する。 水平表示カウンタ８０２は表示の横方向で表示アドレス
の増加をカウントするもので、５ＳＸ８０３は水平方向
分割スクロールの開始位置を示すレジスタである。 垂直カウンタ８０４は表示の縦方向で表示ライン数の増
加をカウントするもので、５ＳＹ８０５は水平方向分割
スクロールの開始位置を示すものである。 判定手段８０８は水平表示カウンタ８０２の出力値と、
５ＳＸ８０３の値を比較して同じ値となったときに加減
算器８１５に横方向の分割位置に達したことを知らせる
。 判定手段８０９は、垂直表示カウンタの値と５ＳＹ８０
５（７）出力値を比較し、５ＳＹ８０５に設定しである
値が上画面のものか下画面のものかに応じて上画面用表
示アドレスの加減算器８１１または下画面用表示アドレ
ス加減算器８１２に対して縦方向の分割位置に達したこ
とを知らせる。 下画面用表示アドレス発生器８０６は、下画面用の表示
のための読み出しアドレスを発生するもので、下画面用
表示アドレス発生器８０７は下画面の表示のための表示
メモリアドレスを発生する。 ＳＡＹ ８１０は縦方向に分割スクロールするときの、
スクロール量に相当する表示メモリアドレスのオフセッ
ト値を保持するレジスタで、その内容は加減算器８１１
および８１２に送られる。 加減算器８１１および８１２は、それぞれ下画面用表示
メモリアドレスまたは下画面用表示メモリアドレスから
、ＳＡＹ ８１０のオフセット値を加減算をするもので
ある。 また、加減算器８１１および８１２は判定手段８０９か
ら分割位置に達していないという信号が送られた場合は
５ＡＹ８１０の値は無視して表示メモリアドレスを素通
りさせる。 セレクタ８１３は、タイミングを制御しながら切り替え
、前記したように表示用読みだしアドレスを上画面用表
示アドレスと下画面用表示メモリアドレスを交互に表示
メモリに与えるものである。 ５ＡＸ８１４は、横方向に分割スクロールするときの、
スクロール量に相当する表示メモリアドレスのオフセッ
ト値を保持するレジスタで、その内容は加減算器８１５
に送られる。 加減算器８１５は、表示アドレスを５ＡＸ８１４のオフ
セット値だけ加減算するものである。 加減算器８１５も、８１１．８１５と同様に判定手段８
０８から画面分割位置に達していないという信号が送ら
れた場合は５ＡＸ８１４の値は無視して表示メモリアド
レスを素通りさせる。 次に、第４図に示した３２ドツト×８ラインの表示画面
の第６ライン以降を、１ライン分上スクロールする場合
を例にとり実際の動作を説明する。 なお、本実施例においては、説明を簡単にするために、
５ＳＸ８１４には非常に大きな値を設定し水平方向には
画面分割しないこととするが、水平方向に関する処理も
原理的には以下に述べる垂直方向のスクロールと同じで
ある。 さて、いま、５ＳＸ８０３．５ＳＹ８０５．５ＡＸ８１
４、ＳＡＹ ８１０に対してそれぞれ１００．６、任意
な値、４を設定すれば、水平カウンタ８０２は横方向に
最大で４カウントするが、ＳＳＸの１００の値に達しな
いため、判定手段８０８は画面分割しない信号を出し続
け、水平方向では加減算器８１５で表示アドレスが加減
算されることがない。 一方、垂直表示カウンタ８０４は、表示ラインが上から
下へ進むにつれてカウントを更新する。 判定手段８０９は、画面分割位置が上画面にあるか下画
面にあるかを判別し、本実施例では６ライン目であるの
で分割位置は下画面に存在することがわかり、下画面用
の表示メモリアドレスの加減算器８１１へは、画面分割
信号をアクティブにせず、下画面用表示メモリ加減算器
８１２に対して、 （ｓｓｙ設定値）−（下画面ライン数）＝（垂直表示カ
ウント値） ６ ４ ＝ となったときに、垂直画面分割信号を発生する。 これにより、下画面の表示メモリアドレスが加減算器８
１２により５ＡＹ８１０の値４が加算され、表示メモリ
アドレスはそれまで１４Ｈであったものが１８Ｈとなる
。以下、下画面の表示メモリアドレスに４だけ加算され
ることになり、結果、表示画面は第５図に示すようにな
る。すなわち、第６ライン以降が１ライン分上スクロー
ルし、下画面についてはスクロールしない。 したがい、各レジスタを設定し、表示メモリアドレス２
０Ｈ〜２３Ｈの部分だけ描画すれば表示画面上ではあた
かも第５ラスタ〜第８ラスタが１ラスタ分上方向へスク
ロールしたように見え、かつ、表示メモリとしてデュア
ルポートＤＲＡＭを使用しているため、表示アクセスと
の競合により描画アクセスが妨げられることなく高速な
スクロールが可能となる。 以上のように、本実施例によれば、ＣＰＵからは、従来
通りランダムアクセスメモリを用いたタイムシェアリン
グ方式とまったく同じにアドレスマツプを設定できるた
め、描画方法を変更する必要がなく描画処理ソフトウェ
アがそのまま利用できる。また、デュアルポートメモリ
を利用することにより、タイムシェアリング方式のよう
に描画アクセスと表示のためのアクセスを同一のポート
で行わなくてよいので、描画アクセスと表示アクセスの
競合が少なくなり、描画処理の高速化が図れる。 また、デュアルポートメモリを用いて表示メモリを構成
しながら表示画面の部分的な高速スクロールを可能とし
た。 さらに、本実施例で付加したバッファメモリは、並列に
走査する表示領域ごとに１ラスタ分の容量ですむので、
表示制御ＬＳＩの内部に設置することも十分可能であり
、装置が大型化することがな勧）。 ［発明の効果］ 以上のように、本発明によれば、従来のランダムアクセ
スメモリを用いた表示メモリと同じメモリマツプを設定
できる、デュアルポートメモリを用いた表示メモリを備
えた表示制御装置を提供することができる。 また、本発明によれば、高精細の大画面表示装置に適用
した場合でも、高速な描画処理を行うことができ、かつ
、表示画面の部分的なスクロールを行うことのできる表
示制御装置を提供することができる。
第１図は本発明に係る表示制御装置の構成を示したブロ
ック図、第２図は表示制御装置の動作を示すタイミング
チャート、第３図は表示制御装置を適用した文書編集装
置の構成を示すブロック図、第４図は表示画面と表示メ
モリアドレスの関係を示す説明図、第５＠はスクロール
時の表示画面と表示メモリアドレスの関係を示す説明図
、第６図は表示メモリ制御回路内の表示メモリアドレス
発生部の構成を示すブロック図、第７図および第８図は
従来技術に係る表示制御装置の動作を示す説明図である
。 １０１・・・表示メモリ制御回路、１０２・・・表示メ
モリ、１０３・・・バッファメモリ制御回路、１０４・
・・下画面用バッファメモリ、１０５・・・下画面用バ
ッファメモリ、１０６．１０７・・・フリップフロップ
、８０１・・・タイミング発生器、８０２・・・水平表
示カウンタ、８０３，８０５．８１０．８１４・・・レ
ジスタ、８０４・・・垂直カウンタ、８０８・・・判定
手段、８１５・・・加減算器、８０９・・・判定手段、
８１１・・加減算器、８１２・・・下画面用表示アドレ
ス加減算器、８１３・・・セレクタ、８１５・・・加減
算器。
ック図、第２図は表示制御装置の動作を示すタイミング
チャート、第３図は表示制御装置を適用した文書編集装
置の構成を示すブロック図、第４図は表示画面と表示メ
モリアドレスの関係を示す説明図、第５＠はスクロール
時の表示画面と表示メモリアドレスの関係を示す説明図
、第６図は表示メモリ制御回路内の表示メモリアドレス
発生部の構成を示すブロック図、第７図および第８図は
従来技術に係る表示制御装置の動作を示す説明図である
。 １０１・・・表示メモリ制御回路、１０２・・・表示メ
モリ、１０３・・・バッファメモリ制御回路、１０４・
・・下画面用バッファメモリ、１０５・・・下画面用バ
ッファメモリ、１０６．１０７・・・フリップフロップ
、８０１・・・タイミング発生器、８０２・・・水平表
示カウンタ、８０３，８０５．８１０．８１４・・・レ
ジスタ、８０４・・・垂直カウンタ、８０８・・・判定
手段、８１５・・・加減算器、８０９・・・判定手段、
８１１・・加減算器、８１２・・・下画面用表示アドレ
ス加減算器、８１３・・・セレクタ、８１５・・・加減
算器。
Claims (1)
- 【特許請求の範囲】 １、表示画面を複数に分割した分割表示画面毎に並行に
走査を行なう走査型表示装置の表示を制御する表示制御
装置であって、 ランダムアクセスポートより表示データが書き込まれシ
リアルアクセスポートより表示データを読み出されるデ
ュアルポートメモリと、複数のバッファメモリと、前記
デュアルポートメモリより順次、各分割表示画面毎に１
ラスタづつ表示データを読み出す表示アドレスを発生す
る表示アドレス発生手段と、デュアルポートメモリより
読み出した表示データを、各分割表示画面毎に、それぞ
れ前記複数のバッファメモリに格納する格納手段と、前
記複数のバッファメモリに格納された表示データを並行
に読み出し表示装置へ送出する手段とを有することを特
徴とする表示制御装置。 ２、請求項１記載の表示制御装置であって、前記分割表
示画面のスクロール時に、スクロールする分割表示画面
の表示データを読み出す前記表示アドレスのみに、スク
ロール量分のアドレス値を加算もしくは減算する演算手
段を有することを特徴とする表示制御装置。３、表示装
置と、外表示装置の表示を制御する請求項１または２記
載の表示制御装置と、前記デュアルポートメモリに表示
データを格納する文書編集手段とを有することを特徴と
する文書編集装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306393A JP2659614B2 (ja) | 1990-11-13 | 1990-11-13 | 表示制御装置 |
| US08/310,992 US5579458A (en) | 1990-11-13 | 1994-09-23 | Display control system for a scan type display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306393A JP2659614B2 (ja) | 1990-11-13 | 1990-11-13 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177390A true JPH04177390A (ja) | 1992-06-24 |
| JP2659614B2 JP2659614B2 (ja) | 1997-09-30 |
Family
ID=17956476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306393A Expired - Lifetime JP2659614B2 (ja) | 1990-11-13 | 1990-11-13 | 表示制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5579458A (ja) |
| JP (1) | JP2659614B2 (ja) |
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| US7362290B2 (en) | 2003-10-29 | 2008-04-22 | Seiko Epson Corporation | Image signal correcting circuit, image processing method, electro-optical device and electronic apparatus |
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| US7507842B2 (en) | 2005-08-12 | 2009-03-24 | Radiorx, Inc. | Cyclic nitro compounds, pharmaceutical compositions thereof and uses thereof |
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| EP3526195A4 (en) | 2016-10-14 | 2020-05-20 | EpicentRx, Inc. | SULFOXYALKYL ORGANONITRO AND RELATED COMPOUNDS AND PHARMACEUTICAL COMPOSITIONS FOR USE IN MEDICINE |
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1990
- 1990-11-13 JP JP2306393A patent/JP2659614B2/ja not_active Expired - Lifetime
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1994
- 1994-09-23 US US08/310,992 patent/US5579458A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2659614B2 (ja) | 1997-09-30 |
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