JPH04167794A - Image pickup device - Google Patents
Image pickup deviceInfo
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- JPH04167794A JPH04167794A JP2292012A JP29201290A JPH04167794A JP H04167794 A JPH04167794 A JP H04167794A JP 2292012 A JP2292012 A JP 2292012A JP 29201290 A JP29201290 A JP 29201290A JP H04167794 A JPH04167794 A JP H04167794A
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Landscapes
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- Processing Of Color Television Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は撮像装置に係り、最適なディジタル信号処理回
路を備えた撮像装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an imaging device, and more particularly, to an imaging device equipped with an optimal digital signal processing circuit.
近年、家庭用ビデオカメラの普及率が急速に高まってき
ている。この普及率の急増の理由とじては、1)小形・
軽量化、2)低コスト化、3)高画質化等の性能向上、
4 ) V T R(Video TapeRecod
er )部とカメラ部とを一体化させたムービーの開発
により使い勝手の向上がある。又、これらの実現に、1
)固体撮像素子、2)信号処理の合理化が寄与した部分
が少なくない。In recent years, the popularity of home video cameras has been rapidly increasing. The reasons for this rapid increase in penetration rate are: 1) small size;
2) lower cost, 3) improved performance such as higher image quality,
4) VTR (Video Tape Record)
The usability will be improved by developing a movie that integrates the camera section and the camera section. In addition, to realize these, 1
) solid-state imaging devices, and 2) rationalization of signal processing.
固体撮像素子は、小形・軽量、高信頼性等の多くの特長
をもつ。開発当初は、製造コス1〜・感度・解像度等で
固体撮像素子は撮像管に劣っていたが、半導体技術の急
速な進歩により、コスI〜・性能面でも撮像管を越える
までに至った。現在では、家庭用ビデオカメラのほとん
ど全てに固体撮像素子を採用している。これらの経緯に
ついては、テレビジョン学会誌Vo1.41.No11
(1987)第983頁〜第990頁において論じられ
る。Solid-state image sensors have many features such as small size, light weight, and high reliability. At the beginning of their development, solid-state imaging devices were inferior to image pickup tubes in terms of manufacturing cost, sensitivity, resolution, etc., but with rapid advances in semiconductor technology, they have now surpassed image pickup tubes in terms of cost I and performance. Currently, almost all home video cameras use solid-state image sensors. The details of these events can be found in the Journal of the Television Society Vol. 1.41. No11
(1987) pp. 983-990.
一方、信号処理回路では、小形・低コス1−・高性能化
を目的として、信号処理の改善と共に、大集積IC化が
進められた。この結果、上述の固体撮像素子の採用と相
まって、家庭用ビデオカメラは、高画質化と大幅な小型
・軽量化及び低コス1〜・ 3 ・
化が達成された。しかし、さらなる信号処理の合理化を
考えた場合、現在のアナロタ信号処理に基いた信号処理
方式では限界があり、今後は下記の特長を有するディジ
タル信号処理技術に基いた信号処理方式が本命と思われ
る。On the other hand, in signal processing circuits, with the aim of making them smaller, lower cost, and higher performance, improvements in signal processing and the use of highly integrated ICs have been made. As a result, together with the adoption of the above-mentioned solid-state image sensor, home video cameras have achieved higher image quality, significantly smaller size and weight, and lower cost. However, when considering further rationalization of signal processing, the current signal processing method based on analog signal processing has its limitations, and in the future it seems likely that a signal processing method based on digital signal processing technology with the following features will be the best choice. .
1)大型部品であるフィルタを、高粘度でICに集積化
することが可能である。1) It is possible to integrate a filter, which is a large component, into an IC with high viscosity.
2)A/D、D/Aの内蔵により、千チップ化が可能。2) Built-in A/D and D/A enable up to 1,000 chips.
3)演算のまるめ誤差によるS/N劣化を十分考慮して
設計することにより、信号処理回路の高S/N化が容易
。3) It is easy to increase the S/N of the signal processing circuit by fully considering S/N deterioration due to calculation rounding errors.
この様なビデオカメラのディジタル信号処理の例につい
ては、特公昭63−45153号公報に論じられている
。An example of digital signal processing for such a video camera is discussed in Japanese Patent Publication No. 63-45153.
上記のCCDセンサを用いたビデオカメラの信号処理の
ディジタル化においては、まだ解決べき多くの問題があ
る。その1つが、色信号のエンコーダのディジタル化で
ある。There are still many problems to be solved in the digitalization of signal processing for video cameras using the above-mentioned CCD sensors. One of these is the digitization of color signal encoders.
゛ 4 。゛ 4 .
現在使われているCCDは、水平画素数にいく通りかあ
る。水平走査期間は一定であるから、この結果、画素数
に合わせ水平の画素読み出しクロック(以後、単にセン
サクロックと呼ぶ)の周波数がそれぞれ異なる。たとえ
ば、NTSC方式用のものとしてはセンサクロック周波
数(以後fsと呼ぶ)9.5M土、12.7MH7,,
14,3M七である。ディジタルカメラの信号処理では
、一般的に、前述した特公昭63−45153の様に、
このセンサクロックに同期し処理するのが、簡単であり
、かつ、回路規模が少さくなるので、メリットも大きい
。ただ、エンコーダに関してだけ言えば、fscのn(
一般にn : 3or4)倍のクロックで処理する必要
がある。したがって、カメラの信号処理を全てディジタ
ル化する時に、
fs=n fsc (n=3.4.6.8etc)の
関係が満たされていない場合には、エンコーダへのデー
タの受は渡しにおいて、(nfs)’のジッタが生じる
。今、n=4とすると、このジッタは、
NTSC: (4,fsc)’ = 70nsPA
L : (4fsc)” =56nsである。Currently used CCDs have several different horizontal pixel counts. Since the horizontal scanning period is constant, as a result, the frequency of the horizontal pixel readout clock (hereinafter simply referred to as sensor clock) differs depending on the number of pixels. For example, for the NTSC system, the sensor clock frequency (hereinafter referred to as fs) is 9.5M, 12.7MH7,...
It is 14.3M7. In signal processing for digital cameras, generally, as in the aforementioned Japanese Patent Publication No. 63-45153,
Processing in synchronization with this sensor clock is simple and reduces the circuit scale, so it has great advantages. However, speaking only about the encoder, fsc's n(
Generally, it is necessary to process with n: 3 or 4) times as many clocks. Therefore, when digitizing all camera signal processing, if the relationship fs = n fsc (n = 3.4.6.8 etc.) is not satisfied, data is transferred to the encoder as follows: ( nfs)' jitter occurs. Now, if n=4, this jitter is: NTSC: (4,fsc)' = 70nsPA
L: (4fsc)” = 56ns.
色信号のジッタの許容量を許価すると、35ns程度以
下であり、上記ジッタは許容できす、ジッタを許容値内
に抑えるには、rlを8以上とする必要があることがわ
かった。しかし、実際には、8fsc (N T S
C: 2g、6M)k、 P A L : 35.44
MI(z)で発振させ、8 fscクロックでデータ処
理を行なうことは、
1)発振が不安定となり易く、発振器に対する仕様がき
びしくなる。又、発振器の消費型も倍増する。When the allowable amount of jitter of the color signal is allowed, it is about 35 ns or less, and the above jitter is tolerable.It was found that in order to suppress the jitter within the allowable value, it is necessary to set rl to 8 or more. However, in reality, 8fsc (N T S
C: 2g, 6M)k, PAL: 35.44
Oscillating with MI(z) and processing data with 8 fsc clocks results in the following: 1) The oscillation tends to become unstable, and the specifications for the oscillator become stricter. Moreover, the consumption type of the oscillator also doubles.
2)エンコード回路に用いるゲートの速度が従来の2倍
必要とされ、素子に要求される仕様もきびしくなり、や
はりエンコード回路の消費 電力が増加する。2) The speed of the gate used in the encoder circuit is required to be twice that of the conventional one, and the specifications required for the element are also stricter, which also increases the power consumption of the encoder circuit.
等の問題点があり、現実的には4 fsc以下のクロッ
クで処理するのが好ましい。There are problems such as these, and in reality, it is preferable to process with a clock of 4 fsc or less.
このエンコーダのディジタル化については、公知例:特
公昭63−45153では言及していない。The digitization of this encoder is not mentioned in the known example: Japanese Patent Publication No. 63-45153.
本特許の目的は、エンコーダを含めた信号処理を全てデ
ィジタル化したビデオカメラにおいて、エンコーダでの
データ処理クロックとして4.fscクロックを用いか
っこの時生じるジッタを許容値内である35ns以下を
実現し、低消費電力及び小型軽量化に最適なディジタル
ビデオカメラを実現することにある。The purpose of this patent is to provide a video camera in which all signal processing including the encoder is digitalized, and 4. as a data processing clock in the encoder. The object of the present invention is to realize a digital video camera that uses an fsc clock to reduce the jitter that occurs during parentheses to 35 ns or less, which is within the permissible value, and is optimal for low power consumption and miniaturization.
上記目的を達成するため、
CCDセンサの出力信号をセンサクロックに同期してデ
ィジタル信号に変換するA/D変換手段と、
前記A/D変換手段より出力されるディジタル化したセ
ンサ出力を、センサクロックに基いて処理し、輝度信号
と色差信号を生成する信号処理手段と、
色差信号を4fsc周期のクロック(以後単に4fsc
クロックと呼ぶ)に基いて平衡変調するエンコード手段
と、
上記輝度信号及びエンコード手段により生成さ° 7
。In order to achieve the above object, A/D conversion means converts an output signal of a CCD sensor into a digital signal in synchronization with a sensor clock, and a sensor clock is used to convert the digitized sensor output output from the A/D conversion means into a digital signal. a signal processing means that processes the color difference signal based on the signal and generates a luminance signal and a color difference signal;
an encoder that performs balanced modulation based on the luminance signal (referred to as a clock), and a luminance signal generated by the encoder and the luminance signal
.
れた変調後の色信号の2つのディジタル信号をそれぞれ
、アナログ信号に変換するD/A変換手段とにより成る
ディジタルビデオカメラにおいて、前記のセンサクロッ
クに基いた信号処理手段により生成された、fs/m
(m=l、2,3,4−)サイクルの色差信号を、後述
する制御回路より4fscクロックに基いて生成したラ
ッチパルスでランチすることによりデータクロツタを変
換して出力するデータクロック変換手段と、
上記の信号処理手段において、上記のセンサクロックに
基いた信号処理手段により出力したfs/mサイクルの
色差信号の変化位相を与える位相基準信号(たとえば」
上記色差信号の最終段のラッチパルスである)から、4
fscクロックを二基いてデータクロック変換手段に
供給する」上記のラッチパルスを発生すると共に、上記
位相基準信号と4fsCクロックとの相対位相を4fs
cクロックの立ち上りと立ち下りエツジで検出し、この
検出信号により後述する位相補正回路を制御する制御回
路と、上記データクロック変換手段から供給される色°
8 。In a digital video camera, the digital video camera is equipped with a D/A conversion means that converts two digital signals of the modulated color signal into analog signals, respectively. m
a data clock conversion means for converting and outputting a data clock by launching a (m=l, 2, 3, 4-) cycle color difference signal with a latch pulse generated based on a 4fsc clock from a control circuit to be described later; In the above signal processing means, a phase reference signal (for example,
), which is the last stage latch pulse of the color difference signal, 4
The above latch pulse is generated and the relative phase between the above phase reference signal and the 4fsC clock is set to 4fs.
A control circuit that detects the rising and falling edges of the C clock and controls a phase correction circuit (described later) using this detection signal, and a color signal supplied from the data clock converting means.
8.
差信号に対し、上記制御回路より供給される位相検出信
号に基き、位相補正を行ない、さらに、補正後の色差信
号を上記のエンコード手段に供給する位相補正手段と
を具備する。The apparatus further includes phase correction means for performing phase correction on the difference signal based on the phase detection signal supplied from the control circuit and further supplying the corrected color difference signal to the encoding means.
前記制御回路では、供給された前記位相基準(fj号を
4fscの立ち上りと立ち下りとでラッチし、この2つ
のラッチ後の位相基準信号から色差信号の変化点が4f
scの′■]゛期間にあるが、又は′L′期間にあるか
を判定し、この検出信号を、前記位相補正回路に供給す
る。今、この4 fscクロックの’ I−I ’期間
と′L″期間とをほぼ等しくすると上記処理によって色
差信号の変化点を(4fsc)−1の1/2のきざみで
判定することができる。ここで
(4fsc) ’ / 2 = (8fsc) ’で
あるから、結果として(8fsc) ’の精度で変化点
を知ることができる。又、本制御回路では、前述した通
り、さらに、前記位相基準信号を4fsCクロックで処
理し、ランチパルスを発生し、このラッチパルスを前記
データクロック変換手段に供給する。ここで、このラッ
チパルスは、前記位相基準信号と4 fscクロックと
の位相関係により、前記位相基準信号に対し最大で(4
fsc)−’のジッタを持ち得る。The control circuit latches the supplied phase reference (fj) at the rising edge and falling edge of 4fsc, and the change point of the color difference signal is 4f from the phase reference signal after these two latches.
It is determined whether it is in the period ``■]'' or the period ``L'' of sc, and this detection signal is supplied to the phase correction circuit. Now, if the ``I-I'' period and the ``L'' period of the 4 fsc clocks are made approximately equal, the above processing can determine the change point of the color difference signal in steps of 1/2 of (4 fsc)-1. Here, since (4fsc)'/2 = (8fsc)', the change point can be known with an accuracy of (8fsc)'.In addition, in this control circuit, as described above, the phase reference The signal is processed by the 4fsC clock to generate a launch pulse, and this latch pulse is supplied to the data clock conversion means.Here, the latch pulse is determined by the phase relationship between the phase reference signal and the 4fsc clock. Up to (4
fsc)-' jitter.
データクロック変換手段では、上記制御回路より供給さ
れたランチパルスにより、前記信号処理手段より供給さ
れた色差信号(R−Y)及び(B−y)をラッチする。The data clock conversion means latches the color difference signals (R-Y) and (B-y) supplied from the signal processing means using the launch pulse supplied from the control circuit.
この結果、ラッチされた色差信号(R−Y)、(B−Y
)は、以降4 fscクロック系の信号で処理が可能と
なる。しかし、前述した通り、この時のラッチパルスは
最大で(4fsc) ’のジッタをもつため、ラッチ後
の色差信号も当然最大で(4fsc)−1のジッタをも
つことになる。このラッチ後の色差信号はさらに位相補
正手段に供給する。As a result, the latched color difference signals (RY), (B-Y
) can be processed using 4 fsc clock system signals. However, as described above, since the latch pulse at this time has a jitter of (4fsc)' at the maximum, the color difference signal after the latch naturally also has a jitter of (4fsc)-1 at the maximum. This latched color difference signal is further supplied to phase correction means.
位相補正手段では、まずデータクロックより供給された
最大(4fsc) ”のジッタをもつ色差信号を前記の
ラッチパルスにてラッチし、このラッチ後の色差信号と
データクロックより供給されたラッチ前の信号とを加算
し、中間位相の色差信号を生成する。次に、前記の制御
手段より供給される位相検出信号に従い、色差信号の変
化点で、4fscクロックの’ )−1’側又はl L
I側の内、色差信号のデータクロック変換手段のラッ
チによる遅延時間が短かくなる位相側にある場合にのみ
、(4fsc) ’の1クロック分のみ上記の中間位相
の色差信号を選択出力し、それ以外の部分ではデータク
ロックより供給された色差信号を出力する。The phase correction means first latches the color difference signal with the maximum (4 fsc) jitter supplied from the data clock using the latch pulse, and combines the latched color difference signal with the pre-latched signal supplied from the data clock. Then, according to the phase detection signal supplied from the control means, at the change point of the color difference signal, the signal is added to the ')-1' side of the 4fsc clock or l L
Of the I side, only when the color difference signal is on the phase side where the delay time due to the latch of the data clock conversion means is shortened, the color difference signal of the intermediate phase is selectively output for one clock of (4fsc)', In other parts, the color difference signal supplied from the data clock is output.
この結果、最大のジッタを生じる場合に、(4fsc)
−1だけ進む信号を実効的に、(4fsc)’の1/ま
たけ遅らせることができ、最大ジッタを(4fsc)
’ / 2 = (8fsc) −1とすることかでき
る。これは、前述した通り、色差信号の許容されるジッ
タである。As a result, when the maximum jitter occurs, (4fsc)
A signal that advances by -1 can be effectively delayed by 1/(4fsc)', and the maximum jitter can be reduced to (4fsc).
' / 2 = (8fsc) -1. As described above, this is the permissible jitter of the color difference signal.
第2図に、以上の処理によりジッタが減少する様子をわ
かりやすくするため、−例を示す。第2図は、センサク
ロックが、
fs: (4fsc) X (2/ 3)“ 1] 。FIG. 2 shows an example to make it easier to understand how jitter is reduced by the above processing. In Figure 2, the sensor clock is fs: (4fsc) x (2/3) "1].
であり、色差信号のデータサイクルが
fs/2
であり、さらに、位相基準信号と4fscクロックのエ
ツジが一致し、ジッタが最大となる状態を示したもので
ある。第2図において、波形にはセンサクロック、波形
Bは位相基準信号、14は色差信号(R−Y)及び(B
−Y)、波形15は4 fscクロックの立ち上り位相
が位相基準信号の立ち上り位相よりわずかに進んだ位相
(へ位相と呼ぶ)にある時の4.fscクロックであり
、又、波形16は逆に4fscクロックの立ち上りがわ
ずかに位相基準信号より遅れた場合(位相Bと呼ぶ)の
4 fscクロック、波形17は位相Aの時のデータラ
ッチクロック、波形18は位相Bの時のデータラッチク
ロック、波形19は位相Aの時のラッチ後の色差信号を
表す波形、波形20は位相Bの時のランチ後の色差信号
を表す波形、波形21は、位相Bの時に位相補正を行な
って得られる色差信号を表す波形である。This shows a state in which the data cycle of the color difference signal is fs/2, the edges of the phase reference signal and the 4fsc clock match, and the jitter is at its maximum. In Figure 2, the waveform is the sensor clock, waveform B is the phase reference signal, 14 is the color difference signal (R-Y) and (B
-Y), waveform 15 is 4.4 when the rising phase of the fsc clock is slightly ahead of the rising phase of the phase reference signal (referred to as phase 4). The waveform 16 is the 4fsc clock when the rise of the 4fsc clock is slightly delayed from the phase reference signal (referred to as phase B), and the waveform 17 is the data latch clock when the phase is A. 18 is a data latch clock at phase B, waveform 19 is a waveform representing a color difference signal after latching at phase A, waveform 20 is a waveform representing a color difference signal after launch at phase B, and waveform 21 is a phase This is a waveform representing a color difference signal obtained by performing phase correction at the time of B.
ここで、データラッチクロックは、位相基準信号を4f
scクロックの立し上りで2回ラッチするこ・12 ・
とにより生成することとした。2回ラッチして生成する
のは、一般にラッチデータとラッチクロックの位相が完
全に一致した場合に、時としてラッチデータが不安定と
なることがあり、これによる誤動作を防ぐためである。Here, the data latch clock has a phase reference signal of 4f
It was decided to generate the signal by latching it twice at the rising edge of the sc clock. The reason why it is generated by latching twice is to prevent malfunctions due to the fact that, generally speaking, when the phases of the latch data and the latch clock completely match, the latch data sometimes becomes unstable.
ただし、ラッチでジッタが生じるか否かは、1回目のラ
ッチで決まる。However, whether or not jitter occurs in the latch is determined by the first latch.
前述のとおり、位相判定は、位相基準信号13が、4f
scクロックの1H′期間(図中a)にあるか、又は、
l L +期間にあるかで行なうが、第2図に示す様
に、以上の仮定では、位相基準信号13の立ち上りが4
fscのl L 1期にある位相Bの時に、ラッチ後
のデータがほぼ(4fsc)”だけ進む時である。よっ
て、前記制御手段では、B位相を検出し、前記位相補正
手段にこの検出信号を供給する。前記位相補正手段では
、この検出信号に従い、B位相の時のみ、前述した位相
補正を行ない、波形21に示す位相補正後の色差信号を
出力し、又、A位相の時は、波形19に示す供給された
色差信号する。波形19と波形20を比べてみて明らか
な通り、上述の処理でN番目のデータの中心点(それぞ
れ図中4 CA、 CB’で示す)か補正を行なわない
場合のジッタ(図中CAとC□で示される)の半分の位
相差であるほぼ(8fscs) ’となっている。すな
わち、最大(4fsc) ”のジッタが(8fsc)−
’に減少されている。As mentioned above, phase determination is performed when the phase reference signal 13 is 4f
is in the 1H' period of the sc clock (a in the figure), or
This is done depending on whether the phase reference signal 13 is in the l L
At phase B in the l L 1 period of fsc, the data after latching advances by approximately (4 fsc). Therefore, the control means detects the B phase and sends this detection signal to the phase correction means. In accordance with this detection signal, the phase correction means performs the above-mentioned phase correction only in the case of the B phase, and outputs the color difference signal after the phase correction shown in the waveform 21, and in the case of the A phase, The supplied color difference signal is shown in waveform 19. As is clear from comparing waveform 19 and waveform 20, the center point of the Nth data (indicated by 4 CA and CB' in the figure, respectively) is corrected by the above processing. The phase difference is approximately (8fscs), which is half the jitter (indicated by CA and C□ in the figure) when the jitter is not used. In other words, the maximum jitter (4fsc) is (8fsc) -
' has been reduced to.
以上、述べてきた通り、前記手段によれば、エンコータ
に供給される色差信号は、4 fscクロックで処理が
可能でかつジッタも最大(8fsc)−”の許容値内で
あり、任意の画素数のセンサに対し、エンコーダを含め
た信号処理のテイジタル化が、画質劣化なく実現できる
。As described above, according to the above means, the color difference signal supplied to the encoder can be processed with 4 fsc clocks, the jitter is within the maximum allowable value of (8 fsc)-'', and the color difference signal supplied to the encoder can be processed with any number of pixels. Digitalization of signal processing including the encoder can be realized for the sensor without deteriorating the image quality.
以下、本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図は、本発明の一実施例を示したものである。第1
図において、1は固体撮像素子、2はA/D変換器、3
は輝度信号及び色信号を生成する信号処理回路、4はデ
ータクロック変換回路、5は位相補正回路、6はエンコ
ーダ、7は制御回路、8は駆動回路、9は同期信号発生
回路、10及び11はD/A変換器である。以下、本実
施例の動作について述べる。FIG. 1 shows an embodiment of the present invention. 1st
In the figure, 1 is a solid-state image sensor, 2 is an A/D converter, and 3
4 is a data clock conversion circuit; 5 is a phase correction circuit; 6 is an encoder; 7 is a control circuit; 8 is a drive circuit; 9 is a synchronization signal generation circuit; 10 and 11 is a D/A converter. The operation of this embodiment will be described below.
まず、同期信号発生回路9は、信号処理回路3・駆動回
路8及びその他の回路に必要とする同期信号(水平・垂
直同期、副搬送波、クロック等)を発生する。第1図で
は、信号処理回路3・エンコーダ6等の処理に必要なパ
ルス等は、本説明に直接必要でないため省略しである。First, the synchronization signal generation circuit 9 generates synchronization signals (horizontal and vertical synchronization, subcarriers, clocks, etc.) necessary for the signal processing circuit 3, drive circuit 8, and other circuits. In FIG. 1, pulses and the like necessary for processing by the signal processing circuit 3, encoder 6, etc. are omitted because they are not directly necessary for this explanation.
駆動回路8は同期信号発生回路9より供給される水平同
期及び垂直同期に同期し、固体撮像素子1よりセンサク
ロックサイクル(fs)で信号を読み出す。固体撮像素
子1より読み出したセンサ出力は、A/D変換器2に供
給する。A/D変換器2ではセンサ出力信号をセンサク
ロックに同期し、画素毎にディジタル信号に変換し、信
号処理回路3に供給する。The drive circuit 8 is synchronized with horizontal synchronization and vertical synchronization supplied from the synchronization signal generation circuit 9, and reads out signals from the solid-state image sensor 1 at sensor clock cycles (fs). The sensor output read from the solid-state image sensor 1 is supplied to an A/D converter 2. The A/D converter 2 synchronizes the sensor output signal with the sensor clock, converts it into a digital signal for each pixel, and supplies it to the signal processing circuit 3.
信号処理回路では、たとえば、前述の公知例:特公昭6
3−45153に論じられている処理によってA/D変
換より供給されるA/D変換後のディジタルセンサ出力
信号から、センサクロックに基き、処理を行ない、輝度
信号及び色差信号を生成し、出・】5 ・
力する。こうして生成された色差信号(R−Y)及び(
B−Y)は、データクロック変換回路4に供給する。制
御回路7ては、前述した制御手段と同様にして信号処理
回路3より、色差信号の変化点を表す位相基準信号(1
涌述した様に、たとえば、色差信号のラッチクロック)
からデータラッチクロックと位相基準信号と同期信号発
生回路より供給される4 fscクロックとの位相を(
8fsc)’精度で検出し、データラッチクロックをデ
ータクロック変換回路4と位相補正回路5に供給し、又
、位相検出信号を位相補正回路5に供給する。データラ
ッチクロックでは信号処理回路より供給された色差信号
(R−Y)及び(B−Y)を、制御回路7より供給され
たデータラッチクロックでラッチして、ラッチ後の色差
信号(R−Y)及び(B−Y)を位相補正回路5に供給
する。位相補正回路5では、前述の位相補正手段と同様
に、色差信号の位相補正をして、エンコーダに位相補正
後の色差信号(R−Y)及び(B−Y)をエンコーダ6
に供給する。以上データクロック変換回路4、・16
・
制御回路7及び位相補正回路5は、それぞれ前記のデー
タクロック変換手段、制御手段及び位相補正手段に対応
じ、全く同様の処理を行なう。この結果、本実例におい
ても、任意の画素数のセンサの使用に対して前述したと
同様に、エンコーダに供給する色差信号(R−Y)及び
(B−Y)のデータクロック変換に伴うジッタを(8f
sc) ’以下に抑えることができる。エンコーダ6で
は、供給された色差信号(R−Y)と(B−、Y)を同
期信号発生回路から供給される4 fscクロックとf
scクロックにより平衡変調処理を行なう。以上の処理
より得られた変調色信号と、信号処理回路3にて生成さ
れた輝度信号はそれぞれD/A変換回路11及び10に
供給する。D/A変換回路10及び11では、それぞれ
供給された輝度信号と変調色信号をアナログ信号に変換
して出力する。ただし、これら輝度信号及び変調色信号
をディジタル信号の状態で、その後処理する場合はD/
A変換器10及び11は必要ない。In the signal processing circuit, for example, the above-mentioned known example: Japanese Patent Publication No. 6
3-45153, the digital sensor output signal after A/D conversion supplied from the A/D conversion is processed based on the sensor clock to generate a luminance signal and a color difference signal, and output. ]5 ・ Force. The color difference signals (RY) and (
B-Y) is supplied to the data clock conversion circuit 4. The control circuit 7 receives, from the signal processing circuit 3, a phase reference signal (1
As mentioned above, for example, the latch clock of the color difference signal)
The phase of the data latch clock, the phase reference signal, and the 4 fsc clock supplied from the synchronization signal generation circuit is expressed as (
8fsc)' and supplies the data latch clock to the data clock conversion circuit 4 and the phase correction circuit 5, and also supplies the phase detection signal to the phase correction circuit 5. The data latch clock latches the color difference signals (R-Y) and (B-Y) supplied from the signal processing circuit with the data latch clock supplied from the control circuit 7. ) and (B-Y) are supplied to the phase correction circuit 5. The phase correction circuit 5 performs phase correction on the color difference signal in the same manner as the above-mentioned phase correction means, and sends the phase corrected color difference signals (R-Y) and (B-Y) to the encoder 6.
supply to. Above data clock conversion circuit 4, 16
- The control circuit 7 and the phase correction circuit 5 correspond to the data clock conversion means, control means, and phase correction means, respectively, and perform completely similar processing. As a result, in this example as well, the jitter associated with the data clock conversion of the color difference signals (R-Y) and (B-Y) supplied to the encoder is reduced, as described above for the use of a sensor with an arbitrary number of pixels. (8f
sc) 'can be kept below. The encoder 6 converts the supplied color difference signals (R-Y) and (B-, Y) into 4 fsc clocks and fsc clocks supplied from the synchronization signal generation circuit.
Balanced modulation processing is performed using the sc clock. The modulated color signal obtained through the above processing and the luminance signal generated by the signal processing circuit 3 are supplied to D/A conversion circuits 11 and 10, respectively. The D/A conversion circuits 10 and 11 convert the supplied luminance signal and modulated color signal into analog signals and output the analog signals. However, if these luminance signals and modulated color signals are to be processed later in the digital signal state, D/
A converters 10 and 11 are not required.
以上、本実例では、エンコーダを含め信号処理をティシ
タル化でき、さらに、任意の画素数のセンサの使用時に
おいて、エンコーダて生しるジッタを(8fsc)’に
抑えることができ、シックによる画質変化を防止できる
。As described above, in this example, signal processing including the encoder can be integrated, and furthermore, when using a sensor with an arbitrary number of pixels, the jitter generated by the encoder can be suppressed to (8fsc)', and the image quality change due to thick can be prevented.
第3図は前記データクロック変換回路4・位相補正回路
・制御回路の一構成例を示したものである。第4図は、
第3図の各部の波形を示したものであって、上述の作用
での説明した場合と同様に、センサークロックが
fs”: (4fsc) X (2/ 3)であって、
さらに位相規準信号と41scクロックのエツジが一致
しておリジソタ址か最大となる状態を仮定する。又、色
差信号(R−Y)、(B−Y)のデータサイクルも、前
述した例の場合と同様にセンサクロック二fSの1/2
とする。第3図において、データクロック変換回路4は
ラッチ回路22及び23によって、又、位相補正回路5
はラッチ回路30及び31.加算回路32及び33.係
数回路34及び35.マルチプレクサ36及び37.
DFF (Dフリップフロップ)38.N○工くグー1
〜39.ANDゲー1〜40によって、さらに、制御回
路7はDFF24・25・26・27・28とインへ−
夕29によって、それぞれ構成している。又、第4図に
おいて、波形13は位相基準信号、波形14は]番目の
(R−Y)と(B−Y)を合せてDiと表したデータ列
を表わす波形、波形15は立ち上りが位相基準信号13
の立ち上りより少し進んだ位相(第2図と同様へ位相と
呼ぶ)の4 fscクロック、波形16は立ち上りが位
相基準信号の立ち上りより少し遅れた位相(同B位相と
呼ぶ)の4 fscクロックである。これらの波形は、
第2図に説明したものと同じであり、それぞれ第2図と
同じ番号を付しである。第4図のその外の波形について
も、第2図と同しものについては同一の番号しである。FIG. 3 shows an example of the configuration of the data clock conversion circuit 4, phase correction circuit, and control circuit. Figure 4 shows
This figure shows the waveforms of each part in FIG. 3, and as in the case explained in the above operation, the sensor clock is fs": (4fsc) x (2/3),
Furthermore, it is assumed that the edges of the phase reference signal and the 41sc clock match and the rigidity is at its maximum. Also, the data cycle of the color difference signals (R-Y) and (B-Y) is 1/2 of the sensor clock 2 fS, as in the above example.
shall be. In FIG. 3, the data clock conversion circuit 4 is provided with latch circuits 22 and 23, and a phase correction circuit 5.
are latch circuits 30 and 31. Addition circuits 32 and 33. Coefficient circuits 34 and 35. Multiplexers 36 and 37.
DFF (D flip-flop) 38. N○ Engineering Goo 1
~39. The control circuit 7 is further connected to the DFFs 24, 25, 26, 27, and 28 by the AND games 1 to 40.
They are each made up of 29 evenings. Further, in FIG. 4, waveform 13 is a phase reference signal, waveform 14 is a waveform representing a data string in which the]th (RY) and (B-Y) are combined and expressed as Di, and waveform 15 is a phase reference signal. Reference signal 13
Waveform 16 is a 4 fsc clock whose rise is slightly ahead of the rising edge of the phase reference signal (referred to as the B phase, as in Figure 2). be. These waveforms are
They are the same as those explained in FIG. 2, and are given the same numbers as in FIG. 2, respectively. The other waveforms in FIG. 4 that are the same as those in FIG. 2 are numbered the same.
以下、その他の波形について、動作の説明を行ないなが
ら順次説明する。Hereinafter, other waveforms will be sequentially explained while explaining their operations.
まず、位相基準信号及び4fscクロックを制御回路7
に供給する。制御回路7では、供給された位相基準信号
(第4図波形13)をDFF2/lと25により4 f
scクロックの立ち上りで2回、又DFF26゛19
゛
と27により立ち下りで2回ランチする。この結果、D
FF25及びDFF26のQ出力には、それぞれ波形1
7(へ位相)と波形18(B位相)及び波形50(へ位
相)と波形51(B位相)が得られる。このDFF25
のQ出力はデータランチクロックとして、データクロッ
ク変換回路4及び位相補正回路5に供給する。一方、D
FF26のQ出力はさらにDFF25のQ出力によって
DFF28においてランチする。DFF28のQ出力に
は、へ位相では波形52が、又、B位相では波形53が
出力される。したがって、DFF28のQ出力が/ L
+ か1H′かによって、位相基準信号の立ち上りが
、4fscクロックの′H′期間(図中a)にあるか、
r L +期間にあるか検出できる。これが、前述の
位相検出である。First, the phase reference signal and the 4fsc clock are transmitted to the control circuit 7.
supply to. In the control circuit 7, the supplied phase reference signal (waveform 13 in FIG. 4) is converted to 4 f by DFF2/l and 25.
Twice at the rising edge of the sc clock, and again DFF26゛19
I had lunch twice on the downhill by ゛ and 27. As a result, D
The Q outputs of FF25 and DFF26 each have waveform 1.
7 (toward phase), waveform 18 (toward phase), waveform 50 (toward phase), and waveform 51 (toward phase) are obtained. This DFF25
The Q output of is supplied to the data clock conversion circuit 4 and the phase correction circuit 5 as a data launch clock. On the other hand, D
The Q output of FF26 is further launched in DFF28 by the Q output of DFF25. A waveform 52 is outputted to the Q output of the DFF 28 in the F phase, and a waveform 53 is outputted in the B phase. Therefore, the Q output of DFF28 is /L
+ or 1H', the rising edge of the phase reference signal is in the 'H' period (a in the figure) of the 4fsc clock.
It is possible to detect whether it is in the r L + period. This is the phase detection described above.
DFF28のQ出力は位相検出信号として、位相補正回
路5に供給する。The Q output of the DFF 28 is supplied to the phase correction circuit 5 as a phase detection signal.
データクロック変換回路では、制御回路7より供給され
たデータラッチクロックによって、波形14で示す色差
信号(RY)及び(I3−Y)をそれぞれラッチ回路2
2及びラッチ回路23てラッチす°20 ”
る。このラッチ回路22及びラッチ回路23はたとえば
、色差信号(R−Y)及び(B−Y)のピッ1−数分の
Dによって構成される。ラッチ回路22・23の出力に
は、波形19(へ位相)又は波形(B位相)が出力され
る。この出力信号を位相補正回路5に供給する。In the data clock conversion circuit, the color difference signals (RY) and (I3-Y) shown by the waveform 14 are respectively converted to the latch circuit 2 by the data latch clock supplied from the control circuit 7.
2 and a latch circuit 23. The latch circuit 22 and the latch circuit 23 are configured, for example, by D corresponding to one pitch of the color difference signals (RY) and (B-Y). A waveform 19 (phase B) or a waveform (phase B) is outputted from the latch circuits 22 and 23. This output signal is supplied to the phase correction circuit 5.
位相補正回路においては、データクロック変換回路4よ
り供給された色差信号(R−Y)及び(B−Y)を、制
御回路7より供給されたデータラッチクロックでラッチ
回路30及びラッチ回路31でラッチする。ランチ後の
色差信号(R−Y)及び(B−Y)は、加算回路32及
び33において、ラッチ前のデータクロック変換回路よ
り供給された色差信号(R−Y)及び(B−Y)と加算
し、さらに、この加算して得た信号係数回路34及び3
5において1/2倍し、D、とD (+ Iの中間位相
にある色差信号(D、+DL+□)/2を生成し、マル
チプレクサ36及び37に供給する。マルチプレクサ3
6及び37では、供給された中間位相にある色差信号と
データクロック変換回路より供給された色差信号をA、
N Dグー1〜40の出力信号に応して出力する。In the phase correction circuit, the color difference signals (R-Y) and (B-Y) supplied from the data clock conversion circuit 4 are latched by the latch circuits 30 and 31 using the data latch clock supplied from the control circuit 7. do. The color difference signals (R-Y) and (B-Y) after the launch are combined in adder circuits 32 and 33 with the color difference signals (R-Y) and (B-Y) supplied from the data clock conversion circuit before the latch. and further, the signal coefficient circuits 34 and 3 obtained by this addition.
5 is multiplied by 1/2 to generate a color difference signal (D, +DL+□)/2 at an intermediate phase between D and D (+I), and supplies it to multiplexers 36 and 37. Multiplexer 3
6 and 37, the supplied color difference signal at the intermediate phase and the color difference signal supplied from the data clock conversion circuit are converted into A,
Output according to the output signals of ND 1 to 40.
ここでは、ケート40の出力が’ I−I ’の時、中
間位相の色差信号が出力されるとする。一方、DFF3
8とNORゲー1へ39は、立ち上りエツジ検出回路を
構成しており、供給されたデータランチクロックがL
L I から’ I−(’ に切り換った直後、4fs
cクロックの1ザイクル分だけ’II″となるエツジ信
号を生成する。ANDゲートは、このエツジ信号を、制
御回路7より供給された位相検出信号によって、B位相
の時に上記マルチプレクサ36及び37に供給し、位相
Aの時にマスクする。このANDゲー1〜の出力信号波
形が、第4図波形54(へ位相)及び波形55(B位相
)とになる。この結果、マルチプレクサ36及び37て
は、B位相のエツジ部でのみ中間位相の色差信号を選択
出力し、A位相では波形19に示す色差信号を、又B位
相では波形2】に示する色差信号を出力する。これらの
色差信号は前述したジッタ抑圧後の色差信号である。Here, it is assumed that when the output of the gate 40 is 'I-I', a color difference signal with an intermediate phase is output. On the other hand, DFF3
8 and NOR gate 1 39 constitute a rising edge detection circuit, and the supplied data launch clock is L.
Immediately after switching from L I to 'I-(', 4fs
The AND gate generates an edge signal that becomes 'II' for one cycle of the C clock.The AND gate supplies this edge signal to the multiplexers 36 and 37 during the B phase according to the phase detection signal supplied from the control circuit 7. and is masked when the phase is A. The output signal waveforms of the AND gates 1 to 4 become the waveform 54 (phase B) and the waveform 55 (phase B) in FIG. 4. As a result, the multiplexers 36 and 37 A color difference signal of an intermediate phase is selectively outputted only at the edge portion of the B phase, and a color difference signal shown in waveform 19 is outputted in the A phase, and a color difference signal shown in waveform 2 is outputted in the B phase.These color difference signals are as described above. This is the color difference signal after jitter suppression.
第5図は、ディジタルのエンコーダ6のNTSC方式の
一構成例を示したものである。第5図において、58・
59はラッチ回路、62・63は極性反転回路、Go・
61はDFF、64は加算回路である。以下、第6図を
参照しながら、動作を説明する。まず、波形66に示す
第1図の同期信号発生回路9より供給された色副搬送波
fscを、同じく同期信号発生回路9より供給された波
形65に示す4fscクロックによってDFF60でラ
ンチする。波形67はこの結果得られた信号である。さ
らに、この信号はDFF61でランチして、波形68に
示す信号を得る。こうして得られた波形17及び波形1
8に示される信号は、90°の位相差をもつ色副搬送波
信号であり、それぞれ極性反転回路62・63に供給す
る。FIG. 5 shows an example of the configuration of the digital encoder 6 in the NTSC system. In Figure 5, 58.
59 is a latch circuit, 62 and 63 are polarity inversion circuits, and Go/
61 is a DFF, and 64 is an adder circuit. The operation will be explained below with reference to FIG. First, the color subcarrier fsc supplied from the synchronization signal generation circuit 9 of FIG. Waveform 67 is the signal obtained as a result. Further, this signal is launched in DFF 61 to obtain a signal shown in waveform 68. Waveform 17 and waveform 1 thus obtained
The signals shown at 8 are color subcarrier signals having a phase difference of 90°, and are supplied to polarity inversion circuits 62 and 63, respectively.
極性反転回路62及び63では、前述の位相補正回路て
ジッタの抑圧を行なった後の色差信号を4fscクロッ
クでラッチした(波形69及び波形71に示す)色差信
号を、DFF60及びDFF61より供給された信号が
l L +の時に極性を反転し、波形70及び波形71
に示す信号を出力する。波形70及び波形71に示す信
号はぞれぞれ90゛位相差をもった副搬送波にて変調さ
れた信号であり、さらにこれらの2° 23゛
つの信号を加算回路64て加算し、直角平衡変調を行な
った色信号を得る。以上NTSC方式の場合について述
べたが、PAL方式の場合についても、極性−反転回路
62にライン丁りを入力し、ライン毎に、副搬送波がL
Hl の時に極性反転を行なうか、L L + の時
に行なうかを切換えれば、同様の構成により直角平衡変
調ができる。The polarity inversion circuits 62 and 63 receive color difference signals (shown in waveform 69 and waveform 71) obtained by latching the color difference signal with a 4 fsc clock after the jitter has been suppressed by the above-mentioned phase correction circuit, and are supplied from the DFF 60 and DFF 61. When the signal is l L +, the polarity is inverted and waveform 70 and waveform 71
Outputs the signal shown in The signals shown in waveform 70 and waveform 71 are signals modulated by subcarriers with a 90° phase difference, and these 2°23° signals are added by an adder circuit 64 and quadrature balanced. Obtain a modulated color signal. The case of the NTSC system has been described above, but in the case of the PAL system as well, the line number is input to the polarity inversion circuit 62, and the subcarrier is L for each line.
By switching whether polarity inversion is performed at Hl or L L + , quadrature balanced modulation can be achieved with a similar configuration.
第7図は、本発明の他の実施例である。前述した実施例
と同様の動作をする部分には、同一の符号を付けである
。本実施例では、さらに8fscクロックと4 fsc
クロックを用い、色差信号の変化点を(16fsc)
’の精度で検出し位相補正を行なう。この結果ジッタも
(16fsc)−1以下となる。FIG. 7 shows another embodiment of the invention. Parts that operate in the same way as in the embodiment described above are given the same reference numerals. In this embodiment, 8 fsc clocks and 4 fsc clocks are further used.
Using a clock, change points of color difference signals (16fsc)
Detected with an accuracy of ' and performs phase correction. As a result, the jitter also becomes less than (16fsc)-1.
クロックの最大周波形は2倍となり、発振器の消費電力
は増加するが、データ処理は最大4 fscて行なうこ
とにより、データ処理での消費電力は前述した実施例と
同等である。本実施例では、基本的に位相補正部のみが
、前述した実施例と異なるから、この位相補正について
、第8図を用いて説明する。Although the maximum frequency waveform of the clock is doubled and the power consumption of the oscillator increases, data processing is performed at a maximum of 4 fsc, so the power consumption in data processing is the same as in the embodiment described above. This embodiment is basically different from the above-described embodiment only in the phase correction section, so this phase correction will be explained using FIG. 8.
’2−4−’
1パン
、4・
まず、制御回路では、4.fscクロックの1ザイクル
を4等分して色差信号の変化点(位相基準信号の立ち上
り位相)がどの範囲で変化するかを検出する。この4等
分した各位相範囲は、第8図ではa 1 b I C、
dで表してあり、基準位相の立ち上りが、それぞれa、
b、Q、dにある場合をA位相、B位相、C位相、D位
相と呼ぶことにする。'2-4-' 1 pan, 4. First, in the control circuit, 4. One cycle of the fsc clock is divided into four equal parts to detect the range in which the changing point of the color difference signal (the rising phase of the phase reference signal) changes. In FIG. 8, each phase range divided into four equal parts is a 1 b I C,
d, and the rising edge of the reference phase is a, respectively.
The cases in b, Q, and d will be referred to as A phase, B phase, C phase, and D phase.
波形73と波形74.波形74と波形75.波形76と
波形77及び波形78と波形79は、それぞれA位相、
B位相、C位相、D位相の時の4.fscクロックと8
fscのクロックである。又、波形80.波形81.
波形82及び波形83は、データラッチクロックであっ
て、位相基準信号Bを8 fscの立ち上りでラッチし
た後に4fscの立ち上りでラッチすることにより生成
した時の各位相のテークラッチクロックである。Waveform 73 and waveform 74. Waveform 74 and waveform 75. Waveform 76 and waveform 77 and waveform 78 and waveform 79 are A phase, respectively.
4. When in B phase, C phase, and D phase. fsc clock and 8
This is the fsc clock. Also, waveform 80. Waveform 81.
Waveform 82 and waveform 83 are data latch clocks, which are take latch clocks for each phase generated by latching the phase reference signal B at the rising edge of 8 fsc and then latching it at the rising edge of 4 fsc.
これらのデータラッチクロックは、D位相に対し、へ位
相は(16fsc)−’だけ、又B位相では2 (16
fsc) ’ 、さらにC位相では3 (16fsc)
”だけ位相的に進んでいる。したがって、データクロ
ック変換回路4で、このデータラッチクロックでラッチ
した色差信号は、各位相で上記位相ずれを生じている。These data latch clocks have a phase of (16 fsc)-' relative to the D phase, and a phase of 2 (16 fsc) for the B phase.
fsc) ', and further 3 (16fsc) in C phase
Therefore, the color difference signal latched by the data latch clock in the data clock conversion circuit 4 has the above-mentioned phase shift in each phase.
位相補正回路56では、上記変換回路4よ+、 + ’
D t)の中間位相の信号を生成して、色差信号の変
化点の4 fscの1サイクルだけ、上記中間位相のデ
ータをそれぞれA位相、B位相、C位相の時に出力し、
波形84.波形85.波形86.波形87を得る。結果
、各出力信号の中心は、図中CA。In the phase correction circuit 56, the conversion circuit 4 +, +'
D t), and output the intermediate phase data for one cycle of 4 fsc at the change point of the color difference signal at the A phase, B phase, and C phase, respectively;
Waveform 84. Waveform 85. Waveform 86. A waveform 87 is obtained. As a result, the center of each output signal is CA in the figure.
c、、c、、CDに示す通り−・致位和ずれが生じる。As shown in c, , c, , CD, a shift in the coordinate sum occurs.
すなわち、本実施例によれば、データ処理は、4fsc
で行なっているにもかかわらず、(16fsc) −1
の高い精度でジッタ補正が行うことができる。That is, according to this embodiment, data processing is performed at 4fsc
(16fsc) -1
Jitter correction can be performed with high accuracy.
〔発明の効果〕
本発明によれば、任意画素数のセンサを用いたビデオカ
メラにおいて、4 fscクロックに基いたディジタル
エンコーダにおいて原理的に生じるジッタを(8fsc
)”の許容値に抑えることができ、エンコーダを含めた
全信号処理系を画質劣化なくディジタル化でき、ディジ
タル化のメリノ1−を生かした低消費・小型・軽量・高
画質なビデオカメラを実現できる。[Effects of the Invention] According to the present invention, in a video camera using a sensor with an arbitrary number of pixels, jitter that theoretically occurs in a digital encoder based on a 4 fsc clock can be reduced to (8 fsc
)", and the entire signal processing system including the encoder can be digitized without degrading the image quality, realizing a low consumption, compact, lightweight, high-quality video camera that takes advantage of the Merino 1- of digitalization. can.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の各部の波形を示す波形図、第3図は第1図のデ
ータクロック変換回路と位相補正回路と制御回路の一構
成例を示すブロック図、第4図は第3図の各部の波形を
示す波形図、第5図は、エンコーダの一構成例を示すブ
ロック図、第計
6図の各部波形を示す波形図、第7図は、本発明の他の
実施例を表わすブロック図、第8図は第7図の一部分の
波形を示す波形図である。
1 固体撮像素子、2・・A/D変換器、3・信号処理
回路、4・・データクロック変換回路、5 ・位相補正
回路、6・・・エンコーダ、7・・制御回路、8・・・
駆動回路、9 同期信号発生回路、10・11・・・D
/A変換回路。Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a waveform diagram showing waveforms of each part of Fig. 1, and Fig. 3 is a data clock conversion circuit, phase correction circuit, and control circuit of Fig. 1. 4 is a waveform diagram showing the waveforms of each part in Fig. 3. Fig. 5 is a block diagram showing an example of the structure of the encoder. Figure 6 is a waveform diagram showing the waveforms of each part in total. 7 is a block diagram showing another embodiment of the present invention, and FIG. 8 is a waveform diagram showing a portion of waveforms in FIG. 7. 1 Solid-state image sensor, 2... A/D converter, 3... Signal processing circuit, 4... Data clock conversion circuit, 5... Phase correction circuit, 6... Encoder, 7... Control circuit, 8...
Drive circuit, 9 Synchronization signal generation circuit, 10, 11...D
/A conversion circuit.
Claims (1)
(fs)でディジタル信号に変換して、変換後のディジ
タル信号をfsクロックにてディジタル処理することに
より輝度信号と色差信号を生成するビデオカメラにおい
て、 前記fsクロックに基いて生成された色差信号を入力と
し、色副搬送波(fsc)の4倍の周波数である4fs
cクロックに同期したデータラッチクロックによりラッ
チすることによりデータのクロック変換を行うデータク
ロック変換手段(4)と; 前記fsクロックに基いて生成された色差信号の変化点
の、位相を検出して出力すると共に、前記fsクロック
に基いて生成された色差信号の変化点以後の安定点で4
fscクロックに同期してラッチする前記データラッチ
クロックを発する制御手段(7)と; 前記データクロック手段より出力されるデータクロック
変換後の色差信号から信号の変化点の前後の信号を演算
して得た中間位相の色差信号と入力されたデータクロッ
クの変換後の信号を、前記制御回路より出力した位相検
出信号に応じて選択・出力することにより、位相補正し
た色差信号を出力する位相補正手段(5)と;上記位相
補正手段より出力される色差信号(たとえばR−Y及び
B−Y)を直角平衡変調する変調手段(6)と; を具備していることを特徴とする撮像装置。 2、上記制御回路は4fscクロックの立ち上りと立ち
下りにより色差信号の変化点を(4fsc)^−^1き
ざみで検出する検出手段を具備し、かつ前記特許請求の
範囲第1項記載の位相補正回路は、前記検出手段より供
給する(4fsc)^−^1きざみの位相検出信号に応
じ、色差信号の変化点前後の信号の平均値と入力信号と
を選択出力することにより位相補正後の信号を出力する
様に構成したことを特徴とする請求項1記載の撮像装置
。 3、前記制御回路は4fscクロックと8fscクロッ
クを用い、色差信号の変化点が、4fscクロックの1
サイクルを4等分した4つ位相範囲のどこにあるかを検
出する検出手段を具備したものであって、かつ前記特許
請求の範囲第1項記載の位相補正回路は、変化点前後の
信号により3つの中間位相にある信号を生成し、前記4
つの位相を検出する検出手段より供給する位相検出信号
に応じ、上記3つの中間位相の信号と入力信号の4つの
信号を選択出力して位相補正の信号を出力する様に構成
したことを特徴とする請求項1記載の撮像装置。[Claims] 1. The output signal of the solid-state image sensor is converted into a digital signal in the signal readout cycle (fs), and the converted digital signal is digitally processed in the fs clock to generate a luminance signal and a color difference signal. In a video camera that generates a color difference signal generated based on the fs clock, the 4fs signal, which is four times the frequency of the color subcarrier (fsc), is input.
a data clock converting means (4) that performs clock conversion of data by latching with a data latch clock synchronized with the c clock; detecting and outputting the phase of a change point of the color difference signal generated based on the fs clock; At the same time, at the stable point after the change point of the color difference signal generated based on the fs clock,
control means (7) for generating the data latch clock that is latched in synchronization with the fsc clock; a phase correction means for outputting a phase-corrected color difference signal by selecting and outputting the intermediate phase color difference signal and the converted signal of the input data clock according to the phase detection signal output from the control circuit; 5); and modulation means (6) for orthogonally balanced modulating the color difference signals (for example, RY and BY) output from the phase correction means. 2. The control circuit is equipped with a detection means for detecting the change point of the color difference signal in steps of (4fsc)^-^1 based on the rising and falling edges of the 4fsc clock, and the phase correction according to claim 1 above. The circuit selects and outputs the average value of the signals before and after the change point of the color difference signal and the input signal according to the phase detection signal supplied from the detection means in 1 increments (4fsc), thereby obtaining a signal after phase correction. The imaging device according to claim 1, wherein the imaging device is configured to output. 3. The control circuit uses a 4fsc clock and an 8fsc clock, and the change point of the color difference signal is at 1 of the 4fsc clock.
The phase correction circuit according to claim 1, which is equipped with a detection means for detecting where the phase is located in four phase ranges obtained by equally dividing a cycle into four, generate a signal at an intermediate phase between the four
According to the phase detection signal supplied from the detection means for detecting two phases, the four signals of the three intermediate phase signals and the input signal are selectively outputted to output a phase correction signal. The imaging device according to claim 1.
Priority Applications (8)
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---|---|---|---|
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US07/783,995 US5287171A (en) | 1990-10-31 | 1991-10-29 | Jitter processing circuit for digital camera processing |
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EP91118399A EP0483745B1 (en) | 1990-10-31 | 1991-10-29 | Digital colour signal processing with clock signal control for a video camera |
EP96101752A EP0720389B1 (en) | 1990-10-31 | 1991-10-29 | Prevention of jitter on the output image of a video camera |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01227510A (en) * | 1988-03-07 | 1989-09-11 | Mitsubishi Electric Corp | Clamping device |
JPH02152574A (en) * | 1988-12-02 | 1990-06-12 | Hirano Tecseed Co Ltd | Lip coater type coating device |
JPH0583725A (en) * | 1991-09-24 | 1993-04-02 | Victor Co Of Japan Ltd | Modulation system for digital color difference signal |
JPH06105324A (en) * | 1992-09-21 | 1994-04-15 | Matsushita Electric Ind Co Ltd | Digital modulator |
JPH07327237A (en) * | 1994-05-31 | 1995-12-12 | Victor Co Of Japan Ltd | Video signal processing circuit |
-
1990
- 1990-10-31 JP JP2292012A patent/JP2738778B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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JP2738778B2 (en) | 1998-04-08 |
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