JPH0415843A

JPH0415843A - キャッシュメモリ内蔵マイクロプロセッサ

Info

Publication number: JPH0415843A
Application number: JP2117691A
Authority: JP
Inventors: Takeshi Hajika; 羽鹿　健
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-05-09
Filing date: 1990-05-09
Publication date: 1992-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、キャッシュメモリへのデータの転送時間を短
縮できるようにしたキャッシュメモリ内蔵マイクロプロ
セッサに関する。

（従来の技術）従来、３２ビツトのマイクロプロセッサでは、処理能力
の向上のためにキャッシュメモリを内蔵するものが多い
。さらに、内蔵されたキャッシュメモリの効率を向上さ
せるためにキャッシュメモリのラインサイズを１６．３
２．６４、１２８バイトと大きくしてきた。

また、ラインサイズを大きくしたことで生じる内蔵キャ
ッシュメモリのミスヒツト時のデータの転送時間を短縮
するために、バースト転送と呼ばれるデータ転送サイク
ルを用いるものが多くなっている。

第２図は、従来のキャッシュメモリ内蔵マイクロプロセ
ッサの構成を示すブロック図である。これは、アドレス
３２ビツト、データ３２ビツト、キャッシュのラインサ
イズ１６バイト（１２８ビツト）の例である。

図示の装置は、タイミング制御部２１と、タグメモリ２
と、アドレスバッファ３．５と、比較器４と、キャッシ
ュメモリ６〜９と、入力バッファ１０〜１３と、双方向
バッファ１６とから成る。

タイミング制御部２１は、キャッシュメモリ６〜９の入
出力のタイミングを制御する。

タグメモリ２は、キャッシュメモリ６〜９に格納された
データの主記憶装置上のアドレスを記憶するものである
。

アドレスバッファ３．５は、マイクロプロセッサからの
アドレスの入力を制御するものである。

比較器４は、キャッシュメモリ６〜９に格納されたデー
タのアドレスと、マイクロプロセッサからのアドレスと
を比較する。

キャッシュメモリ６〜９は、図示しない主記憶装置のデ
ータを一時的に記憶するものである。

入力バッファ１０〜１３は、図示しない主記憶装置から
外部データバスｄ及び双方向バッファ１６を介してキャ
ッシュメモリに入力されるデータを制御する。

双方向バッファ１６は、外部データバスｄ上のデータの
大田力を制御するものである。

外部アドレスバスａは、図示しない主記憶装置のアドレ
スバスに接続されるものである。外部アドレスバスａは
、アドレスバッファ５の出力に接続されている。

外部データバスｄは、主記憶装置のデータバスに接続さ
れるものである。外部データバスｄは、双方向バッファ
１６の一方の入出力に接続されている。双方向バッファ
１６の他方の入出力は、入力バッファ１０〜１３の入力
及びマイクロプロセッサの内部のライトデータバスｉに
接続されている。また、双方向バッファ１６の方向制御
入力ＤＩＲには、外部へのライト動作を示すライト信号
ｊが接続されている。

入力バッファｌＯ〜１３の出力は、それぞれキャッシュ
メモリ６〜９のデータ入力に接続されている。

キャッシュメモリ６〜９のデータ出力りは、リードデー
タバスを介して命令デコード部（共に図示省略）に接続
されている。

マイクロプロセッサの内部のアドレスバスｇ（ＩＡ３１
〜○）は、アドレスバッファ５の入力に接続されている
。このアドレスの上位ｌＡ３１〜１２（１９ビツト）は
、比較器４のＢ入力及びバッファ３の入力に接続されて
いる。このアドレスのｌＡｌ２〜４（９ビツト）は、タ
グメモリ２のアドレス入力及びキャッシュメモリ６〜９
のアドレス入力に接続されている。また、このアドレス
ＩＡ３〜２（２ビツト）は、タイミング制御部２１に入
力されている。

そして、タグメモリ２のＤ出力及びアドレスバッファ３
の出力は、比較器４の六入力に接続されている。また、
タグメモリ２のＶ出力は、比較器４の六入力及びタイミ
ング制御部２１に入力されている。

比較器４の出力は、外部へキャッシュミスを通知する信
号すである。即ち、この信号すが出力されると、キャッ
シュメモリ６〜９上のデータの入換え動作が必要である
ことが通知される。この信号すは、タイミング制御部２
１の入力に接続される。また、タイミング制御部１のＥ
Ｎ信号は、アドレスバッファ５のＥＮ入力に接続されて
いる。

また、タイミング制御部ｌには、マイクロプロセッサの
クロック信号Ｃ及び外部からのアクセス応答信号ｆが入
力されている。更に、タイミング制御部２１のライトコ
ントロール信号ＷＣは、キャッシュメモリ６〜９のＷＥ
大入力接続されるとともに、タグメモリ２のＷＥ大入力
びアドレスバッファ３のＥＮ入力に接続されている。ま
た、タイミング制御部２１のイネーブルコントロール信
号ＥＮＣは、入力バッファ１０〜１３のＥＮ人力に接続
されている。

第３図は、キャッシュメモリのミスヒツト時の入換えサ
イクルを示すタイムチャートである。第３図（ａ）は、
通常転送サイクルによるキャッシュ入換え動作を示し、
第４図（ｂ）は、バースト転送サイクルによるキャッシ
ュ入換え動作を示す。

通常サイクルでは、２クロツクで１回の転送を行なうた
め、１６バイトのデータを転送する場合には、４回の転
送サイクル、即ち８クロツクを必要とする。

これに対し、バースト転送サイクルでは、最初のサイク
ルでは、アドレスを出力し、２クロツクを要するが、２
回目以降のサイクルでは、最初のサイクルのアドレスを
そのまま用い、１クロツクでデータを転送する。このた
め、４回の転送に要するクロック数は、５クロツクとな
り、通常サイクルよりも短時間でキャッシュの入換えを
行なうことができる。

（発明が解決しようとする課題）しかしながら、上述した従来の技術には、次のような問
題点があった。

即ち、上述したバースト転送を用いてデータの転送を行
なっても、キャッシュのラインサイズが大きくなると、
結局、転送に要する時間が長くなってしまう。これを防
ぐ方法としては、データバスの幅を広げて、例えば、６
４ビツトにしてデータを取り込むようにすることが考え
られるが、データバスの幅を広げると、マイクロプロセ
ッサのビン数が増加するため、ＬＳＩの価格が高くなっ
てしまうという問題があった。

本発明は以上の点に着目してなされたもので、データバ
スの幅を広げることなく、キャッシュメモリへのデータ
転送を行なえるようにしたキャッシュメモリ内蔵マイク
ロプロセッサを提供することを目的とするものである。

（課題を解決するための手段）本発明のキャッシュメモリ内蔵マイクロプロセッサは、
主メモリに格納されたデータを一時的に記憶するキャッ
シュメモリと、当該キャッシュメモリのミスヒツト時の
データ入れ換えの際のデータの転送時に、アドレスバス
からもデータの転送が可能かどうかを通知するタイミン
グ制御部と、当該タイミング制御部からの通知に応じて
アドレスバッファを介してキャッシュメモリへデータを
転送する転送バッファとを備えたことを特徴とするもの
である。

（作用）本発明のキャッシュメモリ内蔵マイクロプロセッサにお
いては、アドレスバスが使用されていないときは、当該
アドレスバスによってもキャッシュメモリへのデータ転
送が行なわれる。従って、データバスの幅を広げること
なく、キャッシュメモリへのデータ転送の高速化を図る
ことができる。

（実施例）第１図は、本発明のキャッシュメモリ内蔵マイクロプロ
セッサの構成を示すブロック図である。

このマイクロプロセッサは、８キロバイト容量で、ライ
ンサイズ１６バイトのダイレクトマツプ方式のものであ
る。

図示の装置は、タイミング制御部１と、タグメモリ２と
、アドレスバッファ３．５と、比較器４と、キャッシュ
メモリ６〜９と、入力バッファ１０〜１３と、転送バッ
ファ１４．１５と、双方向バッファ１６とから成る。主
な部分の機能は、以下のようなものである。

タイミング制御部１は、キャッシュメモリ６〜９の入出
力のタイミングを制御する。このタイミング制御部１は
、外部アドレスバスａからのデータ転送が可能か否かを
通知する。この通知は、タイミング制御部１に入力され
るデータ転送可能信号により行なわれる。

転送バッファ１４は、外部アドレスバスａから送られる
データをキャッシュメモリ６に転送する。

転送バッファ１５は、外部アドレスバスａから送られる
データをキャッシュメモリ８に転送する。

双方向バッファ１６は、外部データバスｄ上のデータの
入出力を制御するものである。

外部アドレスバスａは、主記憶装置のアドレスバスに接
続されるものである。外部アドレスバスａは、アドレス
バッファ５の出力に接続されるとともに、転送バッファ
１４．１５の入力に接続されている。

外部データバスｄは、主記憶装置のデータバスに接続さ
れるものである。外部データバスｄは、双方向バッファ
１６の一方の入出力に接続されている。双方向バッファ
１６の他方の人出力は、入力バッファ１０〜１３の人力
及びマイクロプロセッサの内部のライトデータバスｉに
接続されている。また、双方向バッファ１６の方向制御
入力ＤＩＲには、外部へのライト動作を示すライト信号
ｊが接続されている。

入力バッファ１０〜１３の出力は、それぞれキャッシュ
メモリ６〜９のデータ入力に接続されている。また、転
送バッファ１４．１５の出力は、それぞれデータメモリ
６．８のデータ入力に接続されている。

キャッシュメモリ６〜９のデータ出力りは、リードデー
タバスを介して命令デコード部（図示省略）に接続され
ている。

マイクロプロセッサの内部のアドレスバスｇ（ＩＡ３１
−０）は、アドレスバッファ５の入力に接続されている
。このアドレスの上位ｌＡ３１〜１２（１９ビツト）は
、比較器４のＢ入力及びバッファ３の入力に接続されて
いる。このアドレスのｌＡｌ２〜４（９ビツト）は、タ
グメモリ２のアドレス入力及びキャッシュメモリ６〜９
のアドレス入力に接続されている。また、このアドレス
ＩＡ３〜２（２ビツト）は、タイミング制御部ｌに入力
されている。

そして、タグメモリ２のＤ出力及びアドレスバッファ３
の出力は、比較器４の六入力に接続されている。また、
タグメモリ２のＶ出力は、比較器４のＡ入力及びタイミ
ング制御部１に入力されている。

比較器４の出力は、外部へキャッシュミスを通知する信
号すである。即ち、この信号すが出力されると、キャッ
シュメモリ６〜９上のデータの入換え動作が必要である
ことが通知される。この信号すは、タイミング制御部１
の人力に接続される。また、タイミング制御部１のＥＮ
信号は、アドレスバッファ５のＥＮ入力に接続されてい
る。

また、タイミング制御部１には、マイクロプロセッサの
クロック信号Ｃ及び外部からのアクセス応答信号ｆが人
力されている。更に、タイミング制御部１には、データ
転送可能信号ｅが入力されている。このデータ転送可能
信号ｅは、外部からのアドレスバスａを用いたデータ転
送が可能であることを示すものである。また、タイミン
グ制御部ｌのライトコントロール信号ＷＣは、キャッシ
ュメモリ６〜９のＷＥ大入力接続されるとともに、タグ
メモリ２のＷＥ大入力びアドレスバッファ３のＥＮ人力
に接続されている。更に、タイミング制御部ｌのイネー
ブルコントロール信号ＥＮＣは、入力バッファ１０〜１
３のＥＮ入力及び転送バッファ１４．１５のＥＮ入力に
接続されている。

次に、上述した装置の動作を説明する。

第４図は、データバスのみを用いたバースト転送による
キャッシュメモリのデータの入換えを示す図である。

マイクロプロセッサからアドレスｇが出力されると、比
較器４によりタグメモリ２の内容と、アドレスｌＡ３１
〜１２が比較される。タグメモリ２には、キャッシュメ
モリ６〜９に格納されたデータのアドレスが格納されて
いる。このとき、両者が一致しなければ、キャッシュメ
モリのミスヒツトと判断され、Ｙ＝“Ｏ”となり、外部
にミスヒツトしたことを示す信号ｂ＝”ｏ”が通知され
る。

このとき、Ｔ１サイクルのクロックの立ち下かりて信号
ｅが１°゛であれば、アドレスバスを用いた転送ができ
ないと判断し、タイミング制御部ｌは、ＥＮＩ、２を“
ｌ　”にし、ＥＮ３〜６を°Ｏ”としてキャッシュメモ
リ６〜９にデータバスｄの信号が入力されるようにする
。

そして、Ｔ２サイクルのクロックの立ち上がりで、ＷＦ
２を“０”にし、クロックの立ち下がりで、メモリから
の応答信号ｆが○ならば、ＷＦ２を１にし、そのときの
データバスの内容をキャッシュメモリ７に書き込む。そ
して、その後、順次データメモリ８．９．６とデータを
書き込むと同時に４回目のライト時にタグメモリを更新
するためにＷＥＩを出力し、１ラインのキャッシュメモ
リの入換えを終了する。第４図の例は、ＩＡ３．２＝”
０１”で始まった場合であり、ＩＡ３．２＝”００”の
場合は、データメモリ６．７．８．９の順で転送するよ
うに制御される。

第５図は、アドレスデータ兼用バスを用いたバースト転
送によるキャッシュの入換えを示す図である。

マイクロプロセッサからアドレスｇが出力されると、比
較器４によりタグメモリの内容と、アドレスｌＡ３１〜
１２が比較される。このとき、両者が一致しなければ、
キャッシュミスと判断され、Ｙ＝”０”となり、外部に
ミスヒツトしたことを示す信号ｂ＝・“Ｏ”となってこ
れが通知される。

このとき、Ｔ１サイクルのクロックの立ち下がりで信号
ｅが“Ｏパであれば、アドレスバスな用いた転送が可能
と判断し、タイミング制御部１は、ＥＮ３．５を“１　
”にし、ＥＮｌ、２．４．６をＯ°°としてキャッシュ
メモリ７．９にはデータバスｄの値が与えられるように
し、キャッシュメモリ６．８にはアドレスバスａの値か
与えられるようにする。

そして、Ｔ２サイクルのクロックの立ち上かりでＷＦ２
．３を°゛Ｏ”にし、クロックの立ち下がりでメモリか
らの応答信号ｆが“０°゛ならば、ＷＦ２．３を“１”
にして、そのときのキャッシュメモリ６．７に書き込む
。次のクロックサイクルで同様にＷＦ４．５を制御し、
データメモリ８．９にデータを書き込むと同時に、ＷＥ
Ｉを制御し、タグメモリ２の更新を行なう。

第５図の例でも、第４図と同様に、ＩＡ３．２＝”０１
”で始まったときを示しており、ＩＡ３＝”Ｏ”のとき
はキャッシュメモリ６．７、次に８．９の順でデータを
書き込み、ＩＡ３＝　’“１パのときは８．９、次に６
．７の順でデータを書き込むように制御される。

以上のように、外部アドレスバスａが使用されていない
ときは、これを利用し、キャッシュメモリへのデータ転
送時間を短縮することができる。

（発明の効果）以上説明したように、本発明によれば、空いているアド
レスバスを使用してキャッシュメモリへのデータ転送を
行なうようにしたので、次のような効果がある。

即チ、マイクロプロセッサを構成するビン数を増加させ
ることなく、短時間でデータをキャッシュメモリに取り
込めるため、マイクロプロセッサの性能の向上を図るこ
とができる。また、データバスを広げずに済むため、マ
イクロプロセッサを構成するＬＳＩのビン数の増加によ
る価格の上昇を防ぐことができる。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリ内蔵マイクロプロセ
ッサの構成を示すブロック図、第２図は従来のキャッシ
ュメモリ内蔵マイクロプロセッサの構成を示すブロック
図、第３図はキャッシュメモリのミスヒツト時の入換え
サイクルを示すタイムチャート、第４図はデータバスの
みを用いたバースト転送によるキャッシュメモリの入換
えを示す図、第５図はアドレスデータ兼用ハスを用いた
バースト転送によるキャッシュの入換えを示す図である
。１・・・タイミング制御部、２・・・タグメモリ、３．
５・・・アドレスバッファ、４・・・比較器、６．７．
８．９・・・キャッシュメモリ、１０．１１．１２．１
３・・・入カハッファ、１４．１５・・・転送バッファ
、１６・・・双方向バッファ。

Claims

【特許請求の範囲】主メモリに格納されたデータを一時的に記憶するキャッ
シュメモリと、当該キャッシュメモリのミスヒット時のデータ入れ換え
の際のデータの転送時に、アドレスバスからもデータの
転送が可能かどうかを通知するタイミング制御部と、当該タイミング制御部からの通知に応じてアドレスバッ
ファを介してキャッシュメモリへデータを転送する転送
バッファとを備えたことを特徴とするキャッシュメモリ
内蔵プロセッサ。