JPH04157925A - スムージング回路 - Google Patents
スムージング回路Info
- Publication number
- JPH04157925A JPH04157925A JP28472890A JP28472890A JPH04157925A JP H04157925 A JPH04157925 A JP H04157925A JP 28472890 A JP28472890 A JP 28472890A JP 28472890 A JP28472890 A JP 28472890A JP H04157925 A JPH04157925 A JP H04157925A
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- circuit
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- output
- capacitor
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- 238000009499 grossing Methods 0.000 title abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 230000001934 delay Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はスムージング回路に関し、詳しくは、デジタル
のデータ入力をなめらかなアナログ出力に変換するため
のスムージング回路に関する。
のデータ入力をなめらかなアナログ出力に変換するため
のスムージング回路に関する。
［従来の技術］
デジタルのデータ入力をアナログ出力に変換する場合、
上記データ入力に対するアナログ出力が階段状に変化す
るため、そのアナログ出力が急峻に変わる箇所でノイズ
が発生することが常である。
上記データ入力に対するアナログ出力が階段状に変化す
るため、そのアナログ出力が急峻に変わる箇所でノイズ
が発生することが常である。
そこで、上記アナログ出力の不連続性を解消するために
スムージング処理するのが一般的である。
スムージング処理するのが一般的である。
従来のスムージング回路は、第３図に示すようにデジタ
ルのデータ入力をＤ／Ａ変換回路（１）でアナログ変換
し、そのＤ／Ａ変換回路（１）からのアナログ出力をロ
ウパスフィルタ（２）でスムージング処理している。
ルのデータ入力をＤ／Ａ変換回路（１）でアナログ変換
し、そのＤ／Ａ変換回路（１）からのアナログ出力をロ
ウパスフィルタ（２）でスムージング処理している。
［発明が解決しようとする課題］
ところで、従来のスムージング回路では、ロウパスフィ
ルタ（２）に櫛型フィルタが使用されている。この櫛型
フィルタには特性のよい高価なものを使用しなければな
らず、その結果、スムージング回路のコストアップを招
くという問題があった。また、なめらかなアナログ出力
を得るためにデータ入力のビット数及び標本化周波数を
上げる手段もあるが、その場合、回路規模が極めて大き
くなるという問題もあった。
ルタ（２）に櫛型フィルタが使用されている。この櫛型
フィルタには特性のよい高価なものを使用しなければな
らず、その結果、スムージング回路のコストアップを招
くという問題があった。また、なめらかなアナログ出力
を得るためにデータ入力のビット数及び標本化周波数を
上げる手段もあるが、その場合、回路規模が極めて大き
くなるという問題もあった。
そこで、本発明は上記問題点に鑑みて提案されたもので
、その目的とするところは、簡単で安価な回路構成によ
りなめらかなアナログ出力が得られるスムージング回路
を提供することにある。
、その目的とするところは、簡単で安価な回路構成によ
りなめらかなアナログ出力が得られるスムージング回路
を提供することにある。
［課題を解決するための手段］
本発明における上記目的を達成するための技術的手段は
、デジタルのデータ入力を１クロック分だけ遅延させる
遅延回路と、上記データ入力と遅延回路の出ツＪとの差
を演算処理する演算回路と、演算回路の出力をアナログ
変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力に基
ついて上記データ入力と遅延回路の出力との差の大きさ
に応じた電流でコンデンサを充放電させる電流変換回路
とを具備したことである。
、デジタルのデータ入力を１クロック分だけ遅延させる
遅延回路と、上記データ入力と遅延回路の出ツＪとの差
を演算処理する演算回路と、演算回路の出力をアナログ
変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力に基
ついて上記データ入力と遅延回路の出力との差の大きさ
に応じた電流でコンデンサを充放電させる電流変換回路
とを具備したことである。
［作用］
本発明に係るスムージング回路では、デジタルのデータ
入力と遅延回路により１クロック分遅れたデータ入力と
の差を演算回路から出力し、これをＤ／Ａ変換回路でア
ナログ変換し、その出力に基づいて電流変換回路で上記
データ入力の差の大きさに応じた電流でもってコンデン
サを充放電させることによりなめらかなアナログ出力が
得られる。このように本発明のスムージング回路では、
櫛型フィルタなどの高価なロウパスフィルタを必要とす
ることな（良好なスムージング処理が実現できる。
入力と遅延回路により１クロック分遅れたデータ入力と
の差を演算回路から出力し、これをＤ／Ａ変換回路でア
ナログ変換し、その出力に基づいて電流変換回路で上記
データ入力の差の大きさに応じた電流でもってコンデン
サを充放電させることによりなめらかなアナログ出力が
得られる。このように本発明のスムージング回路では、
櫛型フィルタなどの高価なロウパスフィルタを必要とす
ることな（良好なスムージング処理が実現できる。
［実施例］
本発明に係るスムージング回路の一実施例を第１図及び
第２図（ａ）（ｂ）を参照しながら説明する。
第２図（ａ）（ｂ）を参照しながら説明する。
第１図に示すスムージング回路において、（３）はデジ
タルのデータ入力Ｄρ、を１クロック分だけ遅延させる
遅延回路、（４）は上記デジタルのデータ入力ＤＡと遅
延回路（３）により１クロック分遅れたデータ入力ＤＢ
との差を算出する演算回路、（５）は演算回路（４）か
ら出力されるデジタル信号ＤＣ１即ち、データ入力Ｄρ
、と遅延回路（３）から出力されるデータ入力ＤＢとの
差をアナログ変換するＤ／Ａ変換回路、（６）はＤ／Ａ
変換回路（５）から出力されるアナログ信号に基づいて
上記データ入力ＤＡとＤＢとの差のデジタル信号Ｄ Ｃ
の大きさに応じた電流でもってコンデンサ（７）を充放
電する電流変換回路で、データ人力ＤＡが遅延回路（３
）から出力されるデータ入力ＤＢよりも大きい場合に作
動してコンデンサ（７）を充電するソース電流発生回路
（８）と、データ人力り菖が遅延回路（３）から出力さ
れるデータ入力Ｄｓよりも小さい場合に作動してコンデ
ンサ（７）を放電するシンク電流発生回路（９）とで構
成される。尚、上記シンク電流発生回路（９）はインバ
ータ（１０）を介して演算回路（４）に接続される。図
中、（１１）は電流変換回路（６）ノ出力に接続された
バッファで、所望のレベルでもってアナログ信号を出力
する。
タルのデータ入力Ｄρ、を１クロック分だけ遅延させる
遅延回路、（４）は上記デジタルのデータ入力ＤＡと遅
延回路（３）により１クロック分遅れたデータ入力ＤＢ
との差を算出する演算回路、（５）は演算回路（４）か
ら出力されるデジタル信号ＤＣ１即ち、データ入力Ｄρ
、と遅延回路（３）から出力されるデータ入力ＤＢとの
差をアナログ変換するＤ／Ａ変換回路、（６）はＤ／Ａ
変換回路（５）から出力されるアナログ信号に基づいて
上記データ入力ＤＡとＤＢとの差のデジタル信号Ｄ Ｃ
の大きさに応じた電流でもってコンデンサ（７）を充放
電する電流変換回路で、データ人力ＤＡが遅延回路（３
）から出力されるデータ入力ＤＢよりも大きい場合に作
動してコンデンサ（７）を充電するソース電流発生回路
（８）と、データ人力り菖が遅延回路（３）から出力さ
れるデータ入力Ｄｓよりも小さい場合に作動してコンデ
ンサ（７）を放電するシンク電流発生回路（９）とで構
成される。尚、上記シンク電流発生回路（９）はインバ
ータ（１０）を介して演算回路（４）に接続される。図
中、（１１）は電流変換回路（６）ノ出力に接続された
バッファで、所望のレベルでもってアナログ信号を出力
する。
上記構成からなるスムージング回路では、まず、デジタ
ルのデータ入力ＤＡ 〔第２図（ａ’）の実線参照〕を
遅延回路（３）により１クロツタ分だけ遅延させる。そ
して、上記デジタルのデータ入力Ｄρ、と、遅延回路（
３）から出力される１クロック分遅延したデータ入力Ｄ
Ｂ （第２図（ａ）の破線参照〕とを演算回路（４）
により算出する。この演算回路（４）から出力されるデ
ータ人力ＤＡとデータ入力ＤＢとの差のデジタル信号Ｄ
ｃ （第２図＜ｂ＞の破線参照〕をＤ／Ａ変換回路（
５）でアナログ変換する。このＤ／Ａ変換回路（５）か
ら出力されるアナログ信号に基づいてデータ入力ＤＡと
Ｄｅとの差のデジタル信号Ｄｃの大きさに応じて電流変
換回路（６）によりコンデンサ（７）を充放電する。即
ち、データ入力Ｄρ１がデータ入力ＤＢよりも大きい場
合、Ｄ／Ａ変換回路（５）から出力される極性出力を受
けて作動するソース電流発生回路（８）により上記コン
デンサ（７）を充電し、データ人力ＤＡがデータ入力Ｄ
Ｂよりも小さい場合、Ｄ／Ａ変換回路（５）から出力さ
れる極性出力をインバータ（１ｏ）を介して受けて作動
するシンク電流発生回路（９）により上記コンデンサ（
７）を放電させる。このコンデンサ（７）による充放電
によって第２図（ｂ）の実線に示すようになめらかなア
ナログ信号Ｖ ＯＵＴがバッファ（１１）を介して出力
される。
ルのデータ入力ＤＡ 〔第２図（ａ’）の実線参照〕を
遅延回路（３）により１クロツタ分だけ遅延させる。そ
して、上記デジタルのデータ入力Ｄρ、と、遅延回路（
３）から出力される１クロック分遅延したデータ入力Ｄ
Ｂ （第２図（ａ）の破線参照〕とを演算回路（４）
により算出する。この演算回路（４）から出力されるデ
ータ人力ＤＡとデータ入力ＤＢとの差のデジタル信号Ｄ
ｃ （第２図＜ｂ＞の破線参照〕をＤ／Ａ変換回路（
５）でアナログ変換する。このＤ／Ａ変換回路（５）か
ら出力されるアナログ信号に基づいてデータ入力ＤＡと
Ｄｅとの差のデジタル信号Ｄｃの大きさに応じて電流変
換回路（６）によりコンデンサ（７）を充放電する。即
ち、データ入力Ｄρ１がデータ入力ＤＢよりも大きい場
合、Ｄ／Ａ変換回路（５）から出力される極性出力を受
けて作動するソース電流発生回路（８）により上記コン
デンサ（７）を充電し、データ人力ＤＡがデータ入力Ｄ
Ｂよりも小さい場合、Ｄ／Ａ変換回路（５）から出力さ
れる極性出力をインバータ（１ｏ）を介して受けて作動
するシンク電流発生回路（９）により上記コンデンサ（
７）を放電させる。このコンデンサ（７）による充放電
によって第２図（ｂ）の実線に示すようになめらかなア
ナログ信号Ｖ ＯＵＴがバッファ（１１）を介して出力
される。
［発明の効果］
本発明に係るスムージング回路によれば、デジタルのデ
ータ入力と遅延回路により１クロツタ分遅れたデータ入
力との差を演算回路から出力し、これをＤ／Ａ変換回路
でアナログ変換し、その出力に基づいて電流変換回路で
上記データ入力の差の大きさに応じた電流でもってコン
デンサを充放電させるようにしたから、櫛型フィルタな
どの高価なロウパスフィルタを必要とすることなく良好
なスムージング処理が実現でき、必要最小限の回路構成
で安価な実用的価値大なるスムージング回路を提供でき
る。
ータ入力と遅延回路により１クロツタ分遅れたデータ入
力との差を演算回路から出力し、これをＤ／Ａ変換回路
でアナログ変換し、その出力に基づいて電流変換回路で
上記データ入力の差の大きさに応じた電流でもってコン
デンサを充放電させるようにしたから、櫛型フィルタな
どの高価なロウパスフィルタを必要とすることなく良好
なスムージング処理が実現でき、必要最小限の回路構成
で安価な実用的価値大なるスムージング回路を提供でき
る。
第１図は本発明に係るスムージング回路の一実施例を示
す回路ブロック図、第２図（ａ）はデータ入力と遅延回
路により１クロツタ分だけ遅延したデータ入力とを示す
波形図、第２図（ｂ）は演算回路から出力されるデジタ
ル信号、及び本発明のスムージング回路により得られた
アナログ信号を示す波形図である。 第３図はスムージング回路の従来例を示す回路ブロック
図である。 （３）・・・遅延回路、 （４）・・・演算回路、 （５）・・・Ｄ／Ａ変換回路、 （６）・・・電流変換回路、 （７）・・・コンデンサ。
す回路ブロック図、第２図（ａ）はデータ入力と遅延回
路により１クロツタ分だけ遅延したデータ入力とを示す
波形図、第２図（ｂ）は演算回路から出力されるデジタ
ル信号、及び本発明のスムージング回路により得られた
アナログ信号を示す波形図である。 第３図はスムージング回路の従来例を示す回路ブロック
図である。 （３）・・・遅延回路、 （４）・・・演算回路、 （５）・・・Ｄ／Ａ変換回路、 （６）・・・電流変換回路、 （７）・・・コンデンサ。
Claims (1)
- （１）デジタルのデータ入力を１クロック分だけ遅延さ
せる遅延回路と、上記データ入力と遅延回路の出力との
差を演算処理する演算回路と、演算回路の出力をアナロ
グ変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力に
基づいて上記データ入力と遅延回路の出力との差の大き
さに応じた電流でコンデンサを充放電させる電流変換回
路とを具備したことを特徴とするスムージング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28472890A JPH04157925A (ja) | 1990-10-22 | 1990-10-22 | スムージング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28472890A JPH04157925A (ja) | 1990-10-22 | 1990-10-22 | スムージング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04157925A true JPH04157925A (ja) | 1992-05-29 |
Family
ID=17682217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28472890A Pending JPH04157925A (ja) | 1990-10-22 | 1990-10-22 | スムージング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04157925A (ja) |
-
1990
- 1990-10-22 JP JP28472890A patent/JPH04157925A/ja active Pending
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