JPH04154135A - 半導体装置の実装構造 - Google Patents
半導体装置の実装構造Info
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- JPH04154135A JPH04154135A JP27979190A JP27979190A JPH04154135A JP H04154135 A JPH04154135 A JP H04154135A JP 27979190 A JP27979190 A JP 27979190A JP 27979190 A JP27979190 A JP 27979190A JP H04154135 A JPH04154135 A JP H04154135A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 229920005989 resin Polymers 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 239000003822 epoxy resin Substances 0.000 abstract description 4
- 229920000647 polyepoxide Polymers 0.000 abstract description 4
- 229910000679 solder Inorganic materials 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000978 Pb alloy Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に係り、さらに詳しくは、半導体素
子とリードフレームとの接続方式を改良しさらに、接合
性を高めたさせた半導体装置の実装構造に関するもので
ある。
子とリードフレームとの接続方式を改良しさらに、接合
性を高めたさせた半導体装置の実装構造に関するもので
ある。
［従来の技術］
最近の電子機器は、小形化、軽量化、高機能化が著しく
、これに伴って電子機器に搭載される半導体装置も、小
形、表面実装形、高密度実装の要求が強くなっている。
、これに伴って電子機器に搭載される半導体装置も、小
形、表面実装形、高密度実装の要求が強くなっている。
第１１図（ａ）はパッケージの四方にリードが設けられ
た従来の半導体装Ｉ（以下ＱＦＰという）の−例を示す
平面図、（ｂ）はそのＢ−Ｂ断面図である。図において
、（１）は半導体素子、（２）は半導体素子（１）の電
極に対応してリードフレーム（図示せず）に形成された
リードで、以下半導体素子（１）と接続する側をインナ
ーリード（２ａ）、その反対側をアウターリード（２ｂ
）ということがある。
た従来の半導体装Ｉ（以下ＱＦＰという）の−例を示す
平面図、（ｂ）はそのＢ−Ｂ断面図である。図において
、（１）は半導体素子、（２）は半導体素子（１）の電
極に対応してリードフレーム（図示せず）に形成された
リードで、以下半導体素子（１）と接続する側をインナ
ーリード（２ａ）、その反対側をアウターリード（２ｂ
）ということがある。
（３）は金、アルミニウム等からなり、半導体素子（１
）の電極とこれに対応したリード（２）とを接続するワ
イヤである。（４）は半導体素子（１）、インナーリー
ド（２ａ）及びワイヤ（３）を封止したバッケ−ジであ
る。
）の電極とこれに対応したリード（２）とを接続するワ
イヤである。（４）は半導体素子（１）、インナーリー
ド（２ａ）及びワイヤ（３）を封止したバッケ−ジであ
る。
このような半導体装置は、リードフレームのデバイスホ
ール内に半導体素子（１）を搭載し、ボンディングツー
ルを用い半導体素子（１）の各電極とこれに対応したリ
ード （２） とをそれぞれワイヤ（３）で接続する
。ついて、これら各素子の劣化を防止するため、エポキ
シ樹脂などによりパッケージ（４）シ、各リード（２）
を必要な長さてリードフレームから切断し、（ｂ）図に
示すようにフォーミングする。
ール内に半導体素子（１）を搭載し、ボンディングツー
ルを用い半導体素子（１）の各電極とこれに対応したリ
ード （２） とをそれぞれワイヤ（３）で接続する
。ついて、これら各素子の劣化を防止するため、エポキ
シ樹脂などによりパッケージ（４）シ、各リード（２）
を必要な長さてリードフレームから切断し、（ｂ）図に
示すようにフォーミングする。
［発明が解決しようとする課題］
前途のように、半導体装置は小形化、高密度実装の要求
が高まっており、上達のＱＦＰ形の半導体装置において
は、現在数にリードの数は２００本を越えておりさらに
高密度化のすう勢にある。
が高まっており、上達のＱＦＰ形の半導体装置において
は、現在数にリードの数は２００本を越えておりさらに
高密度化のすう勢にある。
しかしながら、リードフレームのインナリード（２ａ）
のピッチＰは、エツチング能力から板厚ｔの２倍程度、
即ちＰ押２ｔが限界であり、このような制約のためファ
インピッチ化することは困難である。一方、半導体素子
（１）の電極とインナーリード（２ａ）の先端部との間
隔を広くすればインナーリード（２ａ）の数をある程度
増加することができるが、このためにはワイヤ（３）を
長くしなければならない。しかし、ワイヤ（３）を長く
すると隣接するワイヤ（３）と接触して短絡したり、パ
ッケージ（４）の際に倒れたりするため、一般にワイヤ
（３）の長さは２．５ｍｍ程度とされている。
のピッチＰは、エツチング能力から板厚ｔの２倍程度、
即ちＰ押２ｔが限界であり、このような制約のためファ
インピッチ化することは困難である。一方、半導体素子
（１）の電極とインナーリード（２ａ）の先端部との間
隔を広くすればインナーリード（２ａ）の数をある程度
増加することができるが、このためにはワイヤ（３）を
長くしなければならない。しかし、ワイヤ（３）を長く
すると隣接するワイヤ（３）と接触して短絡したり、パ
ッケージ（４）の際に倒れたりするため、一般にワイヤ
（３）の長さは２．５ｍｍ程度とされている。
このように、従来のリードフレームを用いてワイヤでボ
ンディングする方式の半導体装置においては、リードの
ピッチ及びワイヤの長さに技術的限界があり、リードの
数をこれ以上増加することは困難であった。
ンディングする方式の半導体装置においては、リードの
ピッチ及びワイヤの長さに技術的限界があり、リードの
数をこれ以上増加することは困難であった。
本発明は、上記の課題を解決すべくなされたもので、キ
ャリアフィルムに接続した半導体素子をリードフレーム
に実装することにより、狭ピッチ、多リードの半導体装
置の実装構造を得ることを目的としたもである。
ャリアフィルムに接続した半導体素子をリードフレーム
に実装することにより、狭ピッチ、多リードの半導体装
置の実装構造を得ることを目的としたもである。
［課題を解決するための手段］
本発明が係る半導体装置は、半導体素子の電極に絶縁性
フィルムに形成した回路パターンのインナーリードをそ
れぞれ接続して外形切断したＴＡＢ式半導体装置と、多
数のリードを有するリードフレームとからなり、前記Ｔ
ＡＢ式半導体装置の回路パターンのアウターリードをリ
ードフレームのリードにそれぞれ接続して樹脂で封止し
たことを特徴とする。
フィルムに形成した回路パターンのインナーリードをそ
れぞれ接続して外形切断したＴＡＢ式半導体装置と、多
数のリードを有するリードフレームとからなり、前記Ｔ
ＡＢ式半導体装置の回路パターンのアウターリードをリ
ードフレームのリードにそれぞれ接続して樹脂で封止し
たことを特徴とする。
またＴＡＢ式半導体装置のアウターリードを特殊な形状
にしたこと特徴とする。
にしたこと特徴とする。
［作用］
ノードフレームのデバイスホールに、ＴＡＢ式半導体装
置の半導体素子を搭載し、各アウターリードをそれぞれ
リードフレームのリードと整合させ、ボンディングツー
ルで熱加圧して両者を接合する。ついでＴＡＢ式半導体
装置及びリードフレームのインナーリードを樹脂等でパ
ッケージし、リードフレームのアウターリードを切断し
てフォーミングする。
置の半導体素子を搭載し、各アウターリードをそれぞれ
リードフレームのリードと整合させ、ボンディングツー
ルで熱加圧して両者を接合する。ついでＴＡＢ式半導体
装置及びリードフレームのインナーリードを樹脂等でパ
ッケージし、リードフレームのアウターリードを切断し
てフォーミングする。
ＴＡＢ式半導体装置のアウターリードに特殊な形状を設
けた場合は、両者の接合強度を高めることができる。
けた場合は、両者の接合強度を高めることができる。
［実施例コ
第１図（ａ）は本発明実施例の縦断面図である。
図において、（１０）はキャリアフィルムに設けた回路
パターンのインナーリード（１３ａ）に半導体素子（１
）を接続した半導体装置（以下ＴＡＢ式半導体装置とい
う） である。このＴＡＢ式半導体装置（１０）は第１
０図（ａ）に示すよ−うに、ポリイミドフィルム等から
なり、所定の間隔で多数のデバイスホール（１２）が設
けられた長尺（例えば３００ｍ）のキャリアフィルム（
１１）に、各デバイスホール（１２）ごとに銅箔等から
なる多数の回路パターン（１３）を形成してその一端を
デバイスホール（１２）に突出させ、インナーリード（
１３ａ）とする。そして、デバイスホール（１２）に半
導体素子（１）を配設し、その各電極にボンディングツ
ールによりインナーリード（１３ａ）を接続して、回路
パターン（１３）を１点鎖線（１４）の位置で切断した
ものである。この状態を第１０図（ｂ）示す。なお、回
路パターン（１３）の下面には例えば錫メツキが施しで
ある。（１５）はテスト用パッド、（１６）はキャリア
フィルム（１１）を搬送するためのスプロケット穴であ
る。（２）はリードフレームのリード（以下単にリード
フレームという）で、その上面にははんだメツキが施さ
れている。（４）は、例えばエポキシ樹脂で封止したパ
ッケージである。
パターンのインナーリード（１３ａ）に半導体素子（１
）を接続した半導体装置（以下ＴＡＢ式半導体装置とい
う） である。このＴＡＢ式半導体装置（１０）は第１
０図（ａ）に示すよ−うに、ポリイミドフィルム等から
なり、所定の間隔で多数のデバイスホール（１２）が設
けられた長尺（例えば３００ｍ）のキャリアフィルム（
１１）に、各デバイスホール（１２）ごとに銅箔等から
なる多数の回路パターン（１３）を形成してその一端を
デバイスホール（１２）に突出させ、インナーリード（
１３ａ）とする。そして、デバイスホール（１２）に半
導体素子（１）を配設し、その各電極にボンディングツ
ールによりインナーリード（１３ａ）を接続して、回路
パターン（１３）を１点鎖線（１４）の位置で切断した
ものである。この状態を第１０図（ｂ）示す。なお、回
路パターン（１３）の下面には例えば錫メツキが施しで
ある。（１５）はテスト用パッド、（１６）はキャリア
フィルム（１１）を搬送するためのスプロケット穴であ
る。（２）はリードフレームのリード（以下単にリード
フレームという）で、その上面にははんだメツキが施さ
れている。（４）は、例えばエポキシ樹脂で封止したパ
ッケージである。
上記のようなＴＡＢ式半導体装置（１０）をリードフレ
ーム（２）に実装するには、リードフレームのデバイス
ホールにＴＡＢ式半導体装置（１０）の半導体素子（１
）を、その能動面を上にして配設し、第１図（Ｃ）に示
すように各アウターリード（１３ｂ）をリードフレーム
（２）に整合させる。そして第１図（ｂ）に示すように
ヒータを内蔵したボンディングツール（２０）によりア
ウターリード（１３ｂ）を加圧かつ加熱すれば、アウタ
リード（１３ｂ）に設けた錫メツキとリードフレーム（
２）に設けられたはんだメツキとが溶融し両者は強固に
熱圧着される。
ーム（２）に実装するには、リードフレームのデバイス
ホールにＴＡＢ式半導体装置（１０）の半導体素子（１
）を、その能動面を上にして配設し、第１図（Ｃ）に示
すように各アウターリード（１３ｂ）をリードフレーム
（２）に整合させる。そして第１図（ｂ）に示すように
ヒータを内蔵したボンディングツール（２０）によりア
ウターリード（１３ｂ）を加圧かつ加熱すれば、アウタ
リード（１３ｂ）に設けた錫メツキとリードフレーム（
２）に設けられたはんだメツキとが溶融し両者は強固に
熱圧着される。
各アウターリード（１３ｂ）とリードフレーム（２）と
の接合が終ったときは、半導体素子（１）、回路パター
ン（１３）を含むキャリアフィルム（１１）及びリード
フレームのインナーリード（２ａ）を例えばエポキシ樹
脂で封止してパッケージ（４）シ、リード（２）のアウ
ターリード（２ｂ）を切断してフォーミングすれば半導
体装置の製造はに了する。
の接合が終ったときは、半導体素子（１）、回路パター
ン（１３）を含むキャリアフィルム（１１）及びリード
フレームのインナーリード（２ａ）を例えばエポキシ樹
脂で封止してパッケージ（４）シ、リード（２）のアウ
ターリード（２ｂ）を切断してフォーミングすれば半導
体装置の製造はに了する。
第２図は本発明の他の実施例の要部を示すものて、（ａ
）は、側面図、（ｂ）は平面図、（ｃ）は作用説明図で
ある。 本実施例はＴＡＢ式半導体装置（１０）のア
ウターリードに第２図の実施例の場合と同様に例えばエ
ツチングにより特殊な形状（１３ｂ）と（１３ｃ）を形
成し、その表面に例えば錫または錫と鉛の合金でメツキ
を施したものである。
）は、側面図、（ｂ）は平面図、（ｃ）は作用説明図で
ある。 本実施例はＴＡＢ式半導体装置（１０）のア
ウターリードに第２図の実施例の場合と同様に例えばエ
ツチングにより特殊な形状（１３ｂ）と（１３ｃ）を形
成し、その表面に例えば錫または錫と鉛の合金でメツキ
を施したものである。
アウターリード（１３ｂ）、（１３ｃ）を上記のように
構成することにより、アウターリード（１３）の側面の
面積が増え第２図（ｃ）に示すように特殊な形状（１３
ｂ）、（１３ｃ）の周囲にはんだが流れフィレットが形
成できるので、両者の接合強度を増すことができる。
構成することにより、アウターリード（１３）の側面の
面積が増え第２図（ｃ）に示すように特殊な形状（１３
ｂ）、（１３ｃ）の周囲にはんだが流れフィレットが形
成できるので、両者の接合強度を増すことができる。
このように構成したことにより、リード（１３）とリー
ドフレーム（２）との接合強度を高めることができる。
ドフレーム（２）との接合強度を高めることができる。
［発明の効果］
以上の説明から明らかなように、本発明はワイヤを使用
せず、狭ピッチ、多リードが可能なＴＡＢ式半導体装置
のアウターリードをリードフレームのリードに接続する
ようにしたので、半導体素子とリードフレームのリード
の先端部との間隔を広げることができ、このためリード
の数を増加することができる。またワイヤを使用しない
のでピッチを小さくしても短絡事故を生ずることもない
。
せず、狭ピッチ、多リードが可能なＴＡＢ式半導体装置
のアウターリードをリードフレームのリードに接続する
ようにしたので、半導体素子とリードフレームのリード
の先端部との間隔を広げることができ、このためリード
の数を増加することができる。またワイヤを使用しない
のでピッチを小さくしても短絡事故を生ずることもない
。
さらに、ＴＡＢ式半導体装置を使用したので、半導体素
子の特性試験が容易である。
子の特性試験が容易である。
また、ＴＡＢ式半導体装置のアウターリードの先端に特
殊形状を設けたことにより前記アウターリードとリード
フレームのリードとの接合強度を高めることができ効果
大である。
殊形状を設けたことにより前記アウターリードとリード
フレームのリードとの接合強度を高めることができ効果
大である。
第１図（ａ）は本発明実施例の断面図、（ｂ）はその要
部の側面図、（Ｃ）は平面図、第２図（ａ）は本発明の
他の実施例の要部を示す側面図、（ｂ）はその平面図、
（ｃ）は作用説明図、第３図から第８図の（ａ）は本発
明のさらに他の実施例の要部を示す平面図、第３図から
第８図の（ｂ）はそれぞれの側面図、第９図は本発明の
他の実勢例の断面図、第１０図（ａ）はＴＡＢ式半導体
装置の一例を示す平面図、（ｂ）はそのＡ−Ａ断面図、
第１１図（ａ）は従来のＱＦＰ形半導体装置の一例を示
す平面図、（ｂ）はそのＢ−Ｂ断面図である。 １： 半導体素子 ２ニ リードフレーム ２ａ、１３ａ： インナーリード ２ｂ、１３ｂ、１３ｃ： ７ウターリード４：パッケ
ージ １０： ＴＡＢ式半導体装置 １１： キャリアフィルム １３： 回路パターン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部 ｇ１名 （（社） 第３図 第４図 第５図 第６図 第７図 第８図 Ｉ ■ 第９図 第１０図
部の側面図、（Ｃ）は平面図、第２図（ａ）は本発明の
他の実施例の要部を示す側面図、（ｂ）はその平面図、
（ｃ）は作用説明図、第３図から第８図の（ａ）は本発
明のさらに他の実施例の要部を示す平面図、第３図から
第８図の（ｂ）はそれぞれの側面図、第９図は本発明の
他の実勢例の断面図、第１０図（ａ）はＴＡＢ式半導体
装置の一例を示す平面図、（ｂ）はそのＡ−Ａ断面図、
第１１図（ａ）は従来のＱＦＰ形半導体装置の一例を示
す平面図、（ｂ）はそのＢ−Ｂ断面図である。 １： 半導体素子 ２ニ リードフレーム ２ａ、１３ａ： インナーリード ２ｂ、１３ｂ、１３ｃ： ７ウターリード４：パッケ
ージ １０： ＴＡＢ式半導体装置 １１： キャリアフィルム １３： 回路パターン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部 ｇ１名 （（社） 第３図 第４図 第５図 第６図 第７図 第８図 Ｉ ■ 第９図 第１０図
Claims (2)
- （１）半導体素子の電極に絶縁性フィルムに形成した回
路パターンのインナーリードをそれぞれ接続して外形切
断したＴＡＢ式半導体装置と、 多数のリードを有するリードフレームとからなり、 前記ＴＡＢ式半導体装置の回路パターンのアウターリー
ドを前記リードフレームのリードにそれぞれ接続して樹
脂で封止したことを特徴とする半導体装置の実装構造。 - （２）前記ＴＡＢ式半導体装置のアウターリードを特殊
な形状にしたことを特徴とする請求項（１）記載の半導
体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27979190A JPH04154135A (ja) | 1990-10-18 | 1990-10-18 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27979190A JPH04154135A (ja) | 1990-10-18 | 1990-10-18 | 半導体装置の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04154135A true JPH04154135A (ja) | 1992-05-27 |
Family
ID=17615966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27979190A Pending JPH04154135A (ja) | 1990-10-18 | 1990-10-18 | 半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04154135A (ja) |
-
1990
- 1990-10-18 JP JP27979190A patent/JPH04154135A/ja active Pending
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