JPH04153755A - 記憶装置 - Google Patents
記憶装置Info
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- JPH04153755A JPH04153755A JP2279768A JP27976890A JPH04153755A JP H04153755 A JPH04153755 A JP H04153755A JP 2279768 A JP2279768 A JP 2279768A JP 27976890 A JP27976890 A JP 27976890A JP H04153755 A JPH04153755 A JP H04153755A
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- Japan
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- circuit
- storage
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- Pending
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- 238000012545 processing Methods 0.000 claims description 32
- 230000004044 response Effects 0.000 claims description 27
- 238000012360 testing method Methods 0.000 claims description 15
- 238000007689 inspection Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関し、特に情報処理システムに使用
される記憶情報の読み出し時のエラー報告手段を有する
記憶装置に関する。
される記憶情報の読み出し時のエラー報告手段を有する
記憶装置に関する。
情報処理システムは、中央処理装置（ＣＰＵ）と１記憶
装置（ＭＥＭ）とを含んでおり、ＣＰＵは、ＭＥＭ内に
格納されている命令及びオペランドを読み出して、解釈
し、実行し、エラー報告を検査している。近年、このＣ
ＰＵ自身の処理速度が上昇してきたことにより、ＭＥＭ
からＣＰＵに転送される命令やオペランドの転送処理の
速度が相対的に低下してきた。
装置（ＭＥＭ）とを含んでおり、ＣＰＵは、ＭＥＭ内に
格納されている命令及びオペランドを読み出して、解釈
し、実行し、エラー報告を検査している。近年、このＣ
ＰＵ自身の処理速度が上昇してきたことにより、ＭＥＭ
からＣＰＵに転送される命令やオペランドの転送処理の
速度が相対的に低下してきた。
以下に、従来の記憶装置について図面を参照して説明す
る、 第３図は従来の記憶装置の一例を示す構成図、第４図は
第３図における従来の記憶装置の動作を示すタイムチャ
ート、第５図は情報処理システムにおける記憶情報読み
取り時のＣＰＵ及びＭＥＭ間の送受信データを示す図で
ある。
る、 第３図は従来の記憶装置の一例を示す構成図、第４図は
第３図における従来の記憶装置の動作を示すタイムチャ
ート、第５図は情報処理システムにおける記憶情報読み
取り時のＣＰＵ及びＭＥＭ間の送受信データを示す図で
ある。
従来、この種の記憶装置では、第３図及び第５図に示す
ように、ＣＰＵ１４０からのアドレス信号７１．リード
ライト（Ｒ／Ｗ）信号７２及びメモリリクエスト（ＭＲ
Ｑ）信号７３によってＭＥＭ１５０の受信回路７０が駆
動され、記憶部１０からアドレス信号７１で指定された
記憶情報が読み出されて情報転送回路２０からデータ信
号線２１を介しＣＰＵ１４０へ転送される。それと共に
、エラー検査回路５０で記憶情報の正常性が検査され、
その結果がエラー報告回路１３０からエラー報告信号線
６１及び応答信号が応答報告回路１０１からメモリレデ
ィ（ＭＲＤＹ）信号線を介しＣＰＵ１４０に転送される
。ＣＰＵ１４０では、この応答信号（ＭＲＤＹ）１０１
を認識することにより、メモリ読み出しサイクルを完了
し、次のサイクルが開始できるようになっている。
ように、ＣＰＵ１４０からのアドレス信号７１．リード
ライト（Ｒ／Ｗ）信号７２及びメモリリクエスト（ＭＲ
Ｑ）信号７３によってＭＥＭ１５０の受信回路７０が駆
動され、記憶部１０からアドレス信号７１で指定された
記憶情報が読み出されて情報転送回路２０からデータ信
号線２１を介しＣＰＵ１４０へ転送される。それと共に
、エラー検査回路５０で記憶情報の正常性が検査され、
その結果がエラー報告回路１３０からエラー報告信号線
６１及び応答信号が応答報告回路１０１からメモリレデ
ィ（ＭＲＤＹ）信号線を介しＣＰＵ１４０に転送される
。ＣＰＵ１４０では、この応答信号（ＭＲＤＹ）１０１
を認識することにより、メモリ読み出しサイクルを完了
し、次のサイクルが開始できるようになっている。
読み出された記憶情報は、データ信号線２１に出力され
た後にエラー検査回路１２０で検査され、第４図に示す
ように、その後エラー報告６１が出力され、それと共に
メモリ読み出しサイクルの完了として、応答信号（ＭＲ
ＤＹ）１０１が出力されるように記憶制御回路１１０が
制御している。
た後にエラー検査回路１２０で検査され、第４図に示す
ように、その後エラー報告６１が出力され、それと共に
メモリ読み出しサイクルの完了として、応答信号（ＭＲ
ＤＹ）１０１が出力されるように記憶制御回路１１０が
制御している。
上述したように従来の記憶装置では、読み出された記憶
情報がすでに準備されているにも拘わらず６エラー検査
に時間がついやされるため、応答の時間が遅れ、メモリ
読み出しサイクルが高速化できないという欠点があった
。
情報がすでに準備されているにも拘わらず６エラー検査
に時間がついやされるため、応答の時間が遅れ、メモリ
読み出しサイクルが高速化できないという欠点があった
。
本発明の目的は、中央処理装置への転送処理の速度を向
上させることができる記憶装置を提供することにある。
上させることができる記憶装置を提供することにある。
本発明の記憶装置は、情報処理システムの中央処理装置
によって制御され、記憶情報の読み出し時にエラー報告
を行うエラー報告回路を備えた記憶装置において、 前記記憶装置の記憶部から読み出される第１の記憶情報
を保持する第１の保持回路と、前記第１の保持回路に保
持された第１の記憶情報の正常性を検査する第１の検査
手段と、前記記憶部から読み出される第２の記憶情報を
保持する第２の保持回路と、 前記第２の保持回路に保持された第２の記憶情報の正常
性を検査する第２の検査手段と、前記記憶部から前記第
１の記憶情報を読み出し第１の応答信号と共に前記中央
処理装置へ送出指示し同時に前記第１の記憶情報を前記
第１の保持回路に保持させ、前記第１応答信号により前
記中央処理装置から送信される信号を受信し、前記記憶
部から前記第２の記憶情報を読み出し前記第２の応答信
号と共に前記中央処理装置へ送出指示し同時に前記第２
の記憶情報を前記第２の保持回路に保持させ、前記第１
の応答信号送出後前記第１の検査手段で検査されたエラ
ー報告と前記第２の応答信号送出後前記第２の検査手段
で検査されたエラー報告とをそれぞれ別々のタイミング
で前記エラー報告回路から前記中央処理装置へ転送する
ように指示する記憶制御手段とを備える構成である。
によって制御され、記憶情報の読み出し時にエラー報告
を行うエラー報告回路を備えた記憶装置において、 前記記憶装置の記憶部から読み出される第１の記憶情報
を保持する第１の保持回路と、前記第１の保持回路に保
持された第１の記憶情報の正常性を検査する第１の検査
手段と、前記記憶部から読み出される第２の記憶情報を
保持する第２の保持回路と、 前記第２の保持回路に保持された第２の記憶情報の正常
性を検査する第２の検査手段と、前記記憶部から前記第
１の記憶情報を読み出し第１の応答信号と共に前記中央
処理装置へ送出指示し同時に前記第１の記憶情報を前記
第１の保持回路に保持させ、前記第１応答信号により前
記中央処理装置から送信される信号を受信し、前記記憶
部から前記第２の記憶情報を読み出し前記第２の応答信
号と共に前記中央処理装置へ送出指示し同時に前記第２
の記憶情報を前記第２の保持回路に保持させ、前記第１
の応答信号送出後前記第１の検査手段で検査されたエラ
ー報告と前記第２の応答信号送出後前記第２の検査手段
で検査されたエラー報告とをそれぞれ別々のタイミング
で前記エラー報告回路から前記中央処理装置へ転送する
ように指示する記憶制御手段とを備える構成である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す構成図である。記憶装
置は、ＣＰＵからアドレス信号などの指示信号を受信す
る受信回路７０と、命令やオぺランドなどの情報を格納
している記憶部１０と。
置は、ＣＰＵからアドレス信号などの指示信号を受信す
る受信回路７０と、命令やオぺランドなどの情報を格納
している記憶部１０と。
読み出された情報を転送する情報転送回路２０と、読み
出された記憶情報を一時的に保持する保持回路Ａ４０及
び保持回路Ｂ８０と、これら保持回路で保持された情報
の正常性を検査するエラー検査回路Ａ５０及びエラー検
査回路Ｂ９０と、中央処理装置に対しエラー報告を行う
エラー報告回路６０と、同じく中央処理装置へ応答信号
を返送する応答報告回路１００と、記憶部１０から第１
の記憶情報を読み出し第１の応答信号と共に中央処理装
置１４０へ送出指示し同時に第１の記憶情報を保持回路
Ａ５０に保持させ、第１の応答信号により中央処理装置
１４０から送信される信号を受信し、記憶部１０から第
２の記憶情報を読み出し第２の応答信号と共に中央処理
装置１４０へ送出指示し同時に第２の記憶情報を保持回
路Ｂ９０に保持させ、第１の応答信号送出後エラー検査
回路Ａ５０で検査されたエラー報告と第２の応答信号送
出後エラー検査回路Ｂ９０で検査されたエラー報告とを
それぞれ別々のタイミングでエラー報告回路６０から中
央処理装置へ転送するように指示する記憶制御回路３０
とを備える。
出された記憶情報を一時的に保持する保持回路Ａ４０及
び保持回路Ｂ８０と、これら保持回路で保持された情報
の正常性を検査するエラー検査回路Ａ５０及びエラー検
査回路Ｂ９０と、中央処理装置に対しエラー報告を行う
エラー報告回路６０と、同じく中央処理装置へ応答信号
を返送する応答報告回路１００と、記憶部１０から第１
の記憶情報を読み出し第１の応答信号と共に中央処理装
置１４０へ送出指示し同時に第１の記憶情報を保持回路
Ａ５０に保持させ、第１の応答信号により中央処理装置
１４０から送信される信号を受信し、記憶部１０から第
２の記憶情報を読み出し第２の応答信号と共に中央処理
装置１４０へ送出指示し同時に第２の記憶情報を保持回
路Ｂ９０に保持させ、第１の応答信号送出後エラー検査
回路Ａ５０で検査されたエラー報告と第２の応答信号送
出後エラー検査回路Ｂ９０で検査されたエラー報告とを
それぞれ別々のタイミングでエラー報告回路６０から中
央処理装置へ転送するように指示する記憶制御回路３０
とを備える。
第２図は第１図における動作を示すタイムチャートであ
る。
る。
以下に、動作を説明する。始めに、アドレス信号７１で
指定された第１の記憶情報が、記憶制御回路３により記
憶部１０から読み出されて、情報転送回路２０を経てデ
ータ信号１１１２１によって中央処理装置１４０（第５
図）へ送出される。同時に、読み出された第１の記憶情
報は記憶制御回路３により保持回路Ａ４０に保持され、
この記憶情報の正常性の検査が直ちにエラー検査回路Ａ
５０によって開始される。更に、このとき、データ信号
線２１に有効なデータが出力されているので、メモリ読
み出しサイクルの応答であるＭＲＤＹ信号１０１が応答
報告回路１００から出力される。
指定された第１の記憶情報が、記憶制御回路３により記
憶部１０から読み出されて、情報転送回路２０を経てデ
ータ信号１１１２１によって中央処理装置１４０（第５
図）へ送出される。同時に、読み出された第１の記憶情
報は記憶制御回路３により保持回路Ａ４０に保持され、
この記憶情報の正常性の検査が直ちにエラー検査回路Ａ
５０によって開始される。更に、このとき、データ信号
線２１に有効なデータが出力されているので、メモリ読
み出しサイクルの応答であるＭＲＤＹ信号１０１が応答
報告回路１００から出力される。
このＭＲＤＹ信号１０１が中央処理装置１４０で受信さ
れることにより、中央処理装置１４０から次のアドレス
信号７１．Ｒ／Ｗ信号７２及びＭＲＱ信号７３が送信さ
れてくる。
れることにより、中央処理装置１４０から次のアドレス
信号７１．Ｒ／Ｗ信号７２及びＭＲＱ信号７３が送信さ
れてくる。
これにより、記憶制御回路３により記憶部１０から次の
記憶情報が読み出され、同様に情報転送回路２０を経て
データ信号線２１から中央処理装置１４０へ転送される
。このとき、保持回路Ａ５０及びエラー検査回路Ａ５０
は第１の記憶情報の検査処理中にあるため、今度、新た
に読み出された第２の記憶情報は、記憶制御回路３によ
り保持回路Ｂ８０に保持され、保持された第２の記憶情
報の正常性の検査が直ちにエラー検査回路Ｂ９０で開始
される。そして、エラー検査回路Ｂ９０で検査処理中に
、エラー検査回路Ａ５０からの検査結果は、エラー報告
線６１を介して中央処理装置１４０へ送出される。
記憶情報が読み出され、同様に情報転送回路２０を経て
データ信号線２１から中央処理装置１４０へ転送される
。このとき、保持回路Ａ５０及びエラー検査回路Ａ５０
は第１の記憶情報の検査処理中にあるため、今度、新た
に読み出された第２の記憶情報は、記憶制御回路３によ
り保持回路Ｂ８０に保持され、保持された第２の記憶情
報の正常性の検査が直ちにエラー検査回路Ｂ９０で開始
される。そして、エラー検査回路Ｂ９０で検査処理中に
、エラー検査回路Ａ５０からの検査結果は、エラー報告
線６１を介して中央処理装置１４０へ送出される。
同様に、エラー検査回路Ｂ９０からの検査結果は、エラ
ー検査回路Ａ５０で検査処理中に、エラー報告線６１を
介して中央処理装置１４０へ送出される。
ー検査回路Ａ５０で検査処理中に、エラー報告線６１を
介して中央処理装置１４０へ送出される。
なお、エラー検査の結果、異常が検出された場合には、
再試行処理や訂正処理を行うことになるが、ここでは詳
細説明は省略する。
再試行処理や訂正処理を行うことになるが、ここでは詳
細説明は省略する。
本発明は以上説明したように、読み出された記憶情報を
保持する保持回路と、この保持された記憶情報の正常性
を検査する手段をそれぞれ２組設け、指定された記憶情
報を中央処理装置へ送出後、第１の記憶情報の正常性の
検査終了を待つことなく、直ちに応答信号を中央処理装
置へ返送し、次の新たなメモリ読み出しサイクルを開始
させ、第２の記憶情報の読み出しと第１の記憶情報の正
常性検査処理とを並行して行うことにより、中央処理装
置への転送処理の速度を向上させることができるという
効果を有する。
保持する保持回路と、この保持された記憶情報の正常性
を検査する手段をそれぞれ２組設け、指定された記憶情
報を中央処理装置へ送出後、第１の記憶情報の正常性の
検査終了を待つことなく、直ちに応答信号を中央処理装
置へ返送し、次の新たなメモリ読み出しサイクルを開始
させ、第２の記憶情報の読み出しと第１の記憶情報の正
常性検査処理とを並行して行うことにより、中央処理装
置への転送処理の速度を向上させることができるという
効果を有する。
第１図は本発明の一実施例を示す構成図、第２図は第１
図における動作を示すタイムチャート、第３図は従来の
記憶装置の一例を示す構成図、第４図は第３図における
従来の記憶装置の動作を示すタイムチャート、第５図は
情報処理システムにおける記憶情報読み取り時のＣＰＵ
及びＭＥＭ問の送受信データを示す図である。 １０・・・・・・記憶部、２０・・・・・−情報転送回
路、３０．１１０・・・−・−記憶制卿回路、４０・・
・・・・保持回路Ａ、５０・・−・−・エラー検査回路
Ａ、６０．１３０・・−・−・エラー報告回路、７０・
・・・・・受信回路、８０−・・・・・保持回路Ｂ、９
０・−・・・・エラー検査回路Ｂ、１００・・・・−・
応答報告回路、１２０・・・・・・保持回路、１３０−
・−・・・エラー検査回路。
図における動作を示すタイムチャート、第３図は従来の
記憶装置の一例を示す構成図、第４図は第３図における
従来の記憶装置の動作を示すタイムチャート、第５図は
情報処理システムにおける記憶情報読み取り時のＣＰＵ
及びＭＥＭ問の送受信データを示す図である。 １０・・・・・・記憶部、２０・・・・・−情報転送回
路、３０．１１０・・・−・−記憶制卿回路、４０・・
・・・・保持回路Ａ、５０・・−・−・エラー検査回路
Ａ、６０．１３０・・−・−・エラー報告回路、７０・
・・・・・受信回路、８０−・・・・・保持回路Ｂ、９
０・−・・・・エラー検査回路Ｂ、１００・・・・−・
応答報告回路、１２０・・・・・・保持回路、１３０−
・−・・・エラー検査回路。
Claims (1)
- 【特許請求の範囲】 情報処理システムの中央処理装置によって制御され、記
憶情報の読み出し時にエラー報告を行うエラー報告回路
を備えた記憶装置において、前記記憶装置の記憶部から
読み出される第１の記憶情報を保持する第１の保持回路
と、 前記第１の保持回路に保持された第１の記憶情報の正常
性を検査する第１の検査手段と、 前記記憶部から読み出される第２の記憶情報を保持する
第２の保持回路と、 前記第２の保持回路に保持された第２の記憶情報の正常
性を検査する第２の検査手段と、 前記記憶部から前記第１の記憶情報を読み出し第１の応
答信号と共に前記中央処理装置へ送出指示し同時に前記
第１の記憶情報を前記第１の保持回路に保持させ、前記
第１応答信号により前記中央処理装置から送信される信
号を受信し、前記記憶部から前記第２の記憶情報を読み
出し前記第２の応答信号と共に前記中央処理装置へ送出
指示し同時に前記第２の記憶情報を前記第２の保持回路
に保持させ、前記第１の応答信号送出後前記第１の検査
手段で検査されたエラー報告と前記第２の応答信号送出
後前記第２の検査手段で検査されたエラー報告とをそれ
ぞれ別々のタイミングで前記エラー報告回路から前記中
央処理装置へ転送するように指示する記憶制御手段とを
備えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279768A JPH04153755A (ja) | 1990-10-18 | 1990-10-18 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279768A JPH04153755A (ja) | 1990-10-18 | 1990-10-18 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04153755A true JPH04153755A (ja) | 1992-05-27 |
Family
ID=17615642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279768A Pending JPH04153755A (ja) | 1990-10-18 | 1990-10-18 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04153755A (ja) |
-
1990
- 1990-10-18 JP JP2279768A patent/JPH04153755A/ja active Pending
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