JPH04151702A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH04151702A JPH04151702A JP24912190A JP24912190A JPH04151702A JP H04151702 A JPH04151702 A JP H04151702A JP 24912190 A JP24912190 A JP 24912190A JP 24912190 A JP24912190 A JP 24912190A JP H04151702 A JPH04151702 A JP H04151702A
- Authority
- JP
- Japan
- Prior art keywords
- data
- registered
- execution condition
- time
- status latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 19
- 230000005856 abnormality Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000011835 investigation Methods 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、デバイス内容変化時に全デバイスの内容を
ラッチすることができるステータスラッチ機能を備えた
プログラマブルコントローラに関するものである。
ラッチすることができるステータスラッチ機能を備えた
プログラマブルコントローラに関するものである。
［従来の技術］
第６図は、往来のプログラマブルコントローラにおける
ステータスラッチ機能を実行させるシーンスプログラム
例である。第７図は、第６図のシーケンスプログラムを
実行させた場合のタイミングチャートとステータスラッ
チ機能を実行した結果である。第８図は従来のプログラ
マブルコントローラのデータバスのＨ／Ｗ構成図であり
、図において、（１）はＣＰＵ、（２）はアドレ久バス
、（３）はデータバス、（４）はアクセス方式である。
ステータスラッチ機能を実行させるシーンスプログラム
例である。第７図は、第６図のシーケンスプログラムを
実行させた場合のタイミングチャートとステータスラッ
チ機能を実行した結果である。第８図は従来のプログラ
マブルコントローラのデータバスのＨ／Ｗ構成図であり
、図において、（１）はＣＰＵ、（２）はアドレ久バス
、（３）はデータバス、（４）はアクセス方式である。
次に動作について説明する。ステータスラッチ機能の動
作としては、シーケンスプログラムの中にある１命令（
名称をＳＬＴ命令という）により実行されるものとする
。第６図のシーケンスプログラムにおいて、Ｘｏ、Ｘ、
のいずれかの接点がＯＮになると、ＭｏがＯＮになるこ
とでＳＬＴ命令が実行され全デバイスエリアの内容を予
め決められた空エリアにラッチする。また、第７図のよ
うなタイミングチャートで実行された場合に第７図のよ
うなステータスラッチ結果を得ることができる。
作としては、シーケンスプログラムの中にある１命令（
名称をＳＬＴ命令という）により実行されるものとする
。第６図のシーケンスプログラムにおいて、Ｘｏ、Ｘ、
のいずれかの接点がＯＮになると、ＭｏがＯＮになるこ
とでＳＬＴ命令が実行され全デバイスエリアの内容を予
め決められた空エリアにラッチする。また、第７図のよ
うなタイミングチャートで実行された場合に第７図のよ
うなステータスラッチ結果を得ることができる。
［発明が解決しようとする課題］
従来のプログラマブルコントローラにおけるステータス
ラッチ機能は以上のように構成されているため、プログ
ラマブルコントローラのシステムとして異常発生の原因
追求を行なう場合、第６図のようなシーケンスプログラ
ムの場合、第７図のような結果が得られた場合に、ｘｏ
が異常発生原因であったとしても、ステータスラッチの
結果、Ｘ。
ラッチ機能は以上のように構成されているため、プログ
ラマブルコントローラのシステムとして異常発生の原因
追求を行なう場合、第６図のようなシーケンスプログラ
ムの場合、第７図のような結果が得られた場合に、ｘｏ
が異常発生原因であったとしても、ステータスラッチの
結果、Ｘ。
がＯＦＦ 、 Ｘ、がＯＮとなりＸＩが異常発生原因で
あるようにもとれるため、正確な原因追求が出来ないこ
とと、ＳＬＴ命令の実行位置によりステータスラッチの
結果が異なるなどの課題があった。
あるようにもとれるため、正確な原因追求が出来ないこ
とと、ＳＬＴ命令の実行位置によりステータスラッチの
結果が異なるなどの課題があった。
この発明は、上記のような課題を解決するためになされ
たもので、デバイスの内容の変化時を実行条件として登
録できるようにしたことにより、同一デバイスに対して
複数個所でアクセスを行なっている場合などの異常発生
時の原因追求が容易にできるプログラマブルコントロー
ラを得ることを目的とする。
たもので、デバイスの内容の変化時を実行条件として登
録できるようにしたことにより、同一デバイスに対して
複数個所でアクセスを行なっている場合などの異常発生
時の原因追求が容易にできるプログラマブルコントロー
ラを得ることを目的とする。
［課題を解決するための手段］
この発明に係るプログラマブルコントローラは、登録さ
れた実行条件成立時に、デバイスの内容をラッチするス
テータスラッチ機能を有し、その実行条件にデバイスと
データとアクセス方式、と共にデバイスとデータにマス
ク条件を併用して登録する実行条件登録手段と、実行条
件成立時にＣＰＵに割込みを発生させる割込み発生手段
と、その割込み発生内でデバイスの内容をラッチするデ
ータラッチ手段とを設けたものである。
れた実行条件成立時に、デバイスの内容をラッチするス
テータスラッチ機能を有し、その実行条件にデバイスと
データとアクセス方式、と共にデバイスとデータにマス
ク条件を併用して登録する実行条件登録手段と、実行条
件成立時にＣＰＵに割込みを発生させる割込み発生手段
と、その割込み発生内でデバイスの内容をラッチするデ
ータラッチ手段とを設けたものである。
［イ乍用１
この発明のプログラマブルコントローラにおけるステー
タスラッチ機能は、実行条件にデバイスとデータとアク
セス方式を登録できるようにしたので、登録されたデバ
イスの内容がＲｅａｄ時又はＷｒｉｔｅ時に登録された
データになった時にＣＰＵに対して割込みを発生させる
。それによりＯ８が割込み処理として全デバイスエリア
の内容を予め決められた空エリアに格納する。また、実
行条件データ、アドレスに対してマスク値を設定できる
ようにしたため、デバイスのあるビットがＨｉｇｈの状
態になった時などにもＣＰＵに対して割込みを発生させ
ることができる。
タスラッチ機能は、実行条件にデバイスとデータとアク
セス方式を登録できるようにしたので、登録されたデバ
イスの内容がＲｅａｄ時又はＷｒｉｔｅ時に登録された
データになった時にＣＰＵに対して割込みを発生させる
。それによりＯ８が割込み処理として全デバイスエリア
の内容を予め決められた空エリアに格納する。また、実
行条件データ、アドレスに対してマスク値を設定できる
ようにしたため、デバイスのあるビットがＨｉｇｈの状
態になった時などにもＣＰＵに対して割込みを発生させ
ることができる。
第１図は、プログラマブルコントローラのシーケンスプ
ログラムの一実施例である。第２図は、第１図のシーケ
ンスプログラムを実行させた場合のタイミングチャート
図とステータスラッチ機能の実行条件をＭ。とじた場合
の実行結果である。第３図は、第１図と異なるシーケン
スプログラムの一実施例である。第４図はプログラマブ
ルコントローラに比較回路を追加したＨ／Ｗ構成であり
、図において（１）はＣＰＵ、（２）はアドレスバス、
（３）はデータバス、（４）はアクセス方式、（５）は
アドレスバス、データ、アクセス方式を比較する比較回
路、（６）は実行条件として登録されたアドレス、（７
）は実行条件として登録されたデータ、（８）は実行条
件として登録されたアクセス方式、（９） は比較回路
により一致した場合にＣＰＵへ割込みを発生させる割込
み信号である。（１０）は登録されたアドレス（６）に
対するマスク値である。（１１）は登録されたデータ（
７）に対するマスク値である。
ログラムの一実施例である。第２図は、第１図のシーケ
ンスプログラムを実行させた場合のタイミングチャート
図とステータスラッチ機能の実行条件をＭ。とじた場合
の実行結果である。第３図は、第１図と異なるシーケン
スプログラムの一実施例である。第４図はプログラマブ
ルコントローラに比較回路を追加したＨ／Ｗ構成であり
、図において（１）はＣＰＵ、（２）はアドレスバス、
（３）はデータバス、（４）はアクセス方式、（５）は
アドレスバス、データ、アクセス方式を比較する比較回
路、（６）は実行条件として登録されたアドレス、（７
）は実行条件として登録されたデータ、（８）は実行条
件として登録されたアクセス方式、（９） は比較回路
により一致した場合にＣＰＵへ割込みを発生させる割込
み信号である。（１０）は登録されたアドレス（６）に
対するマスク値である。（１１）は登録されたデータ（
７）に対するマスク値である。
第５区は、第４図の（９）で発生された割込み内のＯ８
処理のフローチャート図である。
処理のフローチャート図である。
次に、動作について説明する。ステータスラッチ機能の
動作として、第４図の登録されたアドレス（５）と登録
されたデータ（７）と登録されたアクセス方式（８）を
登録してシーケンスプログラムを実行させ、登録条件一
致により実行される。また、アクセス方式には、Ｒｅａ
ｄ方式とＷｒｉｔｅ方式があり、Ｗｒｉｔｅ方式の例と
して第１図のシーケンスにおいて実行条件をＭ。接点Ｏ
Ｎ時とした場合、登録されたアドレス（６）としては、
ビットデバイスであるＭ。−ＭＩ６のアドレスを登録し
、それに対するマスク値は登録しない。次に登録された
データ（７）については、ＯＮ時であるので°１”を設
定し、マスク値（１１）として”’０ＦＦＦＥ、”を登
録し、シーケンスプログラムを実行させた場合に、ＸＯ
。
動作として、第４図の登録されたアドレス（５）と登録
されたデータ（７）と登録されたアクセス方式（８）を
登録してシーケンスプログラムを実行させ、登録条件一
致により実行される。また、アクセス方式には、Ｒｅａ
ｄ方式とＷｒｉｔｅ方式があり、Ｗｒｉｔｅ方式の例と
して第１図のシーケンスにおいて実行条件をＭ。接点Ｏ
Ｎ時とした場合、登録されたアドレス（６）としては、
ビットデバイスであるＭ。−ＭＩ６のアドレスを登録し
、それに対するマスク値は登録しない。次に登録された
データ（７）については、ＯＮ時であるので°１”を設
定し、マスク値（１１）として”’０ＦＦＦＥ、”を登
録し、シーケンスプログラムを実行させた場合に、ＸＯ
。
Ｘ、、Ｘ、のいずれかの接点がＯＮになると、ＣＰＵへ
の割込みが発生され第５図のＯ３処理を実行してデー夕
をラッチする。それにより第２図のような結果を得るこ
とかできる。次にＲｅａｄ方式の例として第３図のシー
ケンスプログラムにおいて実行条件としてり。の内容が
ＯＡ、−ＯＦ、になった時とした場合、登録されたアド
レスはり。のアドレス（６）、マスクアドレス（ｌＯ）
は登録せず、登録されたデータ（７）としては、ＯＡＨ
を登録マスク値（１１）としては０５ｏを登録し、シー
ケンスプログラムを実行させた場合にＢＣＤ変換エラー
のＯＡ、 ＯＢ、 ＯＥ、 ＯＦＨとなった時に他のデ
バイス内容をラッチできる。また、ＤＣ，ＯＤ、につい
てはデータ（７）として、 ＯＣ，を登録し、マスク値
（１１）として、０３Ｈを登録した時にラッチすること
ができ、マスク値（１１）を使うことにより、ＢＣＤ変
換エラーのＯＡ〜ＯＦ、が２パターンの実行条件でラッ
チすることが可能である。
の割込みが発生され第５図のＯ３処理を実行してデー夕
をラッチする。それにより第２図のような結果を得るこ
とかできる。次にＲｅａｄ方式の例として第３図のシー
ケンスプログラムにおいて実行条件としてり。の内容が
ＯＡ、−ＯＦ、になった時とした場合、登録されたアド
レスはり。のアドレス（６）、マスクアドレス（ｌＯ）
は登録せず、登録されたデータ（７）としては、ＯＡＨ
を登録マスク値（１１）としては０５ｏを登録し、シー
ケンスプログラムを実行させた場合にＢＣＤ変換エラー
のＯＡ、 ＯＢ、 ＯＥ、 ＯＦＨとなった時に他のデ
バイス内容をラッチできる。また、ＤＣ，ＯＤ、につい
てはデータ（７）として、 ＯＣ，を登録し、マスク値
（１１）として、０３Ｈを登録した時にラッチすること
ができ、マスク値（１１）を使うことにより、ＢＣＤ変
換エラーのＯＡ〜ＯＦ、が２パターンの実行条件でラッ
チすることが可能である。
また、実行条件として登録されたデータに対して一致、
不一致条件でステータスラッチ機能を実行させることが
できる。例としては、第３図において、Ｄｏの内容が０
〜９以外の不一致条件を登録した場合にもＢＣＤ変換エ
ラーで、ステータスラッチ機能が動作する。また、登録
されたアドレス（６）に対してもマスク値を設定できる
ため、デバイス単位での実行条件を設定することができ
る。
不一致条件でステータスラッチ機能を実行させることが
できる。例としては、第３図において、Ｄｏの内容が０
〜９以外の不一致条件を登録した場合にもＢＣＤ変換エ
ラーで、ステータスラッチ機能が動作する。また、登録
されたアドレス（６）に対してもマスク値を設定できる
ため、デバイス単位での実行条件を設定することができ
る。
次に他の実施例について説明する。実行条件登録手段と
は別にラッチするデバイスを設定できるデバイス登録手
段を追加することによりデータラッチ手段の処理時間が
短くなり、スキャンタイムにあまり影響を得ることなく
ステータスラッチ機能を動作させることができる。
は別にラッチするデバイスを設定できるデバイス登録手
段を追加することによりデータラッチ手段の処理時間が
短くなり、スキャンタイムにあまり影響を得ることなく
ステータスラッチ機能を動作させることができる。
［発明の効果］
以上のようにこの発明によればステータスラッチ機能の
実行条件をデバイスの内容の変化時に行なえるように構
成したので、同一デバイスに対して複数の箇所でアクセ
スを行なっている場合などの異常発生時の原因追求に正
確なデータが得られる効果がある。また、登録されたデ
ータにマスク値を設定できるようにしたのでビットデバ
イスに対しても他のビットには関係なく ０Ｎ１０ＦＦ
でステータスラッチ機能を実行させることができる効果
がある。
実行条件をデバイスの内容の変化時に行なえるように構
成したので、同一デバイスに対して複数の箇所でアクセ
スを行なっている場合などの異常発生時の原因追求に正
確なデータが得られる効果がある。また、登録されたデ
ータにマスク値を設定できるようにしたのでビットデバ
イスに対しても他のビットには関係なく ０Ｎ１０ＦＦ
でステータスラッチ機能を実行させることができる効果
がある。
第１図はこの発明の一実施例によるシーケンスプログラ
ムを示す図、第２図は第１図のシーケンスプログラムを
実行した場合の結果を表す図、第３図は第１図と異なる
シーケンスプログラムを示す図、第４図はこの発明のＨ
／Ｗ構成を示す図、第５図はステータスラッチ機能のフ
ローチャート、第６図は従来のステータスラッチ機能を
実行させるシーケンスプログラムを示す図、第７図は第
６図のシーケンスプログラムを実行した場合の結果を表
す図、第８図は従来のデータバスのＨ／Ｗ構成を示す区
である。 （１）はＣＰＵ 、 ｆ２）はアドレスバス、（３）
はデータバス、（４）アクセス方式、（５）は比較回路
、（６）は登録されたアドレス、（７）は登録されたデ
ータ、（８）は登録されたアクセス方式、（９）は割込
み信号、（１０）は登録アドレス（６）に対するマスク
値、（１１）は登録データ（７）に対するマスク値。 尚、図中同一符号は同−又は相当部分を示す。 第 図 第 図 箪 図 割込み信号 第 図 第 図 第 図 第 図
ムを示す図、第２図は第１図のシーケンスプログラムを
実行した場合の結果を表す図、第３図は第１図と異なる
シーケンスプログラムを示す図、第４図はこの発明のＨ
／Ｗ構成を示す図、第５図はステータスラッチ機能のフ
ローチャート、第６図は従来のステータスラッチ機能を
実行させるシーケンスプログラムを示す図、第７図は第
６図のシーケンスプログラムを実行した場合の結果を表
す図、第８図は従来のデータバスのＨ／Ｗ構成を示す区
である。 （１）はＣＰＵ 、 ｆ２）はアドレスバス、（３）
はデータバス、（４）アクセス方式、（５）は比較回路
、（６）は登録されたアドレス、（７）は登録されたデ
ータ、（８）は登録されたアクセス方式、（９）は割込
み信号、（１０）は登録アドレス（６）に対するマスク
値、（１１）は登録データ（７）に対するマスク値。 尚、図中同一符号は同−又は相当部分を示す。 第 図 第 図 箪 図 割込み信号 第 図 第 図 第 図 第 図
Claims (1)
- プログラマブルコントローラにおいて、登録された実行
条件成立時に、デバイスの内容をラッチするステータス
ラッチ機能を有し、その実行条件にデバイスとデータと
アクセス方式、と共にデバイスとデータにマスク条件を
併用して登録する実行条件登録手段と、実行条件成立時
にＣＰＵに割込みを発生させる割込み発生手段と、その
割込み発生内でデバイスの内容をラッチするデータラッ
チ手段とを設けたことを特徴とするプログラマブルコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24912190A JPH04151702A (ja) | 1990-09-19 | 1990-09-19 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24912190A JPH04151702A (ja) | 1990-09-19 | 1990-09-19 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04151702A true JPH04151702A (ja) | 1992-05-25 |
Family
ID=17188254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24912190A Pending JPH04151702A (ja) | 1990-09-19 | 1990-09-19 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04151702A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889669A (en) * | 1994-10-24 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller allowing an external peripheral device to monitor an internal operation state of a CPU unit |
-
1990
- 1990-09-19 JP JP24912190A patent/JPH04151702A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889669A (en) * | 1994-10-24 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller allowing an external peripheral device to monitor an internal operation state of a CPU unit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0312573A (ja) | テストデータ変更回路を有する論理回路テスト装置 | |
| JPH0283899A (ja) | 半導体記憶装置 | |
| KR920003473B1 (ko) | 테스트 용이화회로 | |
| JPH04151702A (ja) | プログラマブルコントローラ | |
| US6598185B1 (en) | Pattern data inspection method and storage medium | |
| JP2607319B2 (ja) | プログラマブルコントローラ | |
| JPS6142301B2 (ja) | ||
| JPS6148735B2 (ja) | ||
| JPH039438A (ja) | 診断用回路 | |
| JPH0423051A (ja) | マイクロプロセッサ | |
| JPH04367902A (ja) | プログラマブルコントローラ | |
| JPS6339050A (ja) | アドレスバス試験回路 | |
| JPH06348540A (ja) | プログラムトレース回路およびプログラムトレース方法 | |
| JPH0212436A (ja) | 半導体装置 | |
| JPS62237544A (ja) | メモリアクセス制御装置 | |
| JPH02208743A (ja) | データ処理装置 | |
| JPH0527811A (ja) | シーケンサの接点ロツク方式 | |
| JPH01169639A (ja) | 記憶装置 | |
| Jones | Specification as a design base | |
| JPH03139727A (ja) | 先行制御装置 | |
| JPH01126759A (ja) | 主記憶装置のインターロック方式 | |
| JPH0784827A (ja) | トレース装置 | |
| JPS626341A (ja) | 情報処理装置 | |
| JPH01147730A (ja) | データ処理装置 | |
| JPS6114537B2 (ja) |