JPH04150411A - Double voltage source interface circuit - Google Patents

Double voltage source interface circuit

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JPH04150411A
JPH04150411A JP2401074A JP40107490A JPH04150411A JP H04150411 A JPH04150411 A JP H04150411A JP 2401074 A JP2401074 A JP 2401074A JP 40107490 A JP40107490 A JP 40107490A JP H04150411 A JPH04150411 A JP H04150411A
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transistor
inverter
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shifts
voltage source
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JP2401074A
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Gyo-Jin Han
韓教眞
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

PURPOSE: To prevent power consumption losses and to obtain an excellent interface between two kinds of power supply voltage by providing a first transistor to which gate input signals are supplied, an inverter which inverts the polarity of the input signals, a second transistor which inputs the output of the inverter to a gate, and a latch circuit having a high-voltage power source connected between the drains of the first and second transistors. CONSTITUTION: When an input signal Vin shifts to a high level from a low level in such a case that the potential at the node P of a latch circuit 1 is high (5V) and that at the node Q of the circuit 1 is low (0V), a power passage is formed between the source and drain of an n-channel CMOS transistor n1 and the potential at the node P shifts to 0V, because the transistor n1 shifts to a turned-on state from a turned-off state and another n-channel CMOS transistor n2 shifts to a turned-off state from a turned-on state due to an inverter IVa . Therefore, stable output signals Vout are maintained.

Description

【発明の詳細な説明】[Detailed description of the invention]

［０００１］ [0001]

【産業上の利用分野】[Industrial application field]

本発明は、半導体回路に係り、特に、低電圧電源と高電
圧電源の二種類の電源電圧を使用する半導体チップにお
いて、低電圧源で高電圧の回路を駆動する二重電圧源イ
ンタフェース回路に関する。 ［０００２］The present invention relates to semiconductor circuits, and more particularly to a dual voltage source interface circuit for driving a high voltage circuit with a low voltage source in a semiconductor chip that uses two types of power supply voltages: a low voltage power source and a high voltage power source. [0002]

【従来の技術】[Conventional technology]

一般に、３ｖ程度の低電圧電源と５ｖ程度の高電圧電源
の二種類の電源電圧を使用する二重電圧源インタフェー
ス回路は、図４に示すように、二つのインバータ■Ｖ　
、■ｖ２が直列に接続されて構成されている。インバー
ターｖ１は、ｐチャンネルのＣＭＯ３）ランジスタｐ１
とｎチャンネルのＣＭＯ３）ランジスタｎ　　及び略３
．３ｖの低電圧源Ｖ、を備えており、入力信号Ｖ１ｎを
人力して出力１ゝ 信号Ｖ　　を出力する。また、インバーターＶ２は、ｐ
チャンネルのＣＭＯＳトｉｄ ランジスタｐ　とｎチャンネルのＣＭＯ３）ランジスタ
ｎ２、及び略５■の高電圧部Ｖ　を備えており、インバ
ーターｖ１の出力であるｖｍｉｄを入力して出力信号■
。Ｕゎを出力する。 って、入力信号Ｖ、がローレベルからハイレベルに、ま
たはハイレベルからローＩｎ レベルに変化するときにインバーターＶの出力信号ｖｒ
ｒｌｉｄは、Ｏｖから３．３■の範囲にある。そして、
インバーターＶ　　の出力信号Ｖ。ｉ４が低電圧をスウ
ィングする場合には、インバーターｖ２は高電圧をスウ
ィングする。この場合、インバーターＶ　　の出力信号
ｖｍｉｄがＯｖである場合には、インバーター■２にお
いてはｐチャンネルＣＭＯ３）ランジスタｐ２と抵抗Ｒ
１とで電流路が形成されるので出力信号■　　は高電圧
５ｖになり、またインバーターｖ１の出力信号が３．３
ｕｔ ■である場合には、インバーターＶ２のｐチャンネルＣ
ＭＯ３）ランジスタｐ２がオフとなり、ｎチャンネルＣ
ＭＯ３）ランジスタｎ２がオンとなるので、出力信号Ｖ
。Ｕ、はＯｖ付近の低電圧となる。 ［０００３］In general, a dual voltage source interface circuit that uses two types of power supply voltages, a low voltage power supply of about 3V and a high voltage power supply of about 5V, uses two inverters ■V as shown in Figure 4.
, ■v2 are connected in series. Inverter v1 is p-channel CMO3) transistor p1
and n-channel CMO3) transistor n and about 3
．． It is equipped with a low voltage source V of 3V, and outputs an output signal V by inputting the input signal V1n. Moreover, inverter V2 has p
It is equipped with a channel CMOS transistor id transistor p, an n-channel CMOS transistor n2, and a high voltage part V of about 5 cm, and receives the output vmid of the inverter v1 and outputs a signal
. Output Uゎ. Therefore, when the input signal V changes from low level to high level or from high level to low In level, the output signal vr of inverter V changes from low level to high level or from high level to low In level.
The rlid ranges from Ov to 3.3■. and,
Output signal V of inverter V. If i4 swings a low voltage, inverter v2 swings a high voltage. In this case, when the output signal vmid of the inverter V is Ov, in the inverter 2, the p-channel CMO3) transistor p2 and the resistor R
Since a current path is formed with 1, the output signal ■ becomes a high voltage of 5V, and the output signal of inverter
If ut ■, the p-channel C of inverter V2
MO3) transistor p2 is turned off and n-channel C
MO3) Since transistor n2 is turned on, the output signal V
. U is a low voltage near Ov. [0003]

【発明が解決しようとする課題】[Problem to be solved by the invention]

しかしながら、図４の構成においては、インバーターｖ
１の出力信号ｖｍｉｄが３．３Ｖである場合には、イン
バーターｖ２のｐチャンネルＣＭＯ３）ランジスタｐ２
のゲートとソースの間の電位差ｖＧＳは１．７Ｖ　（＝
５Ｖ−３，３Ｖ）となり、多少導通状態となるので、ｐ
チャンネルＣＭＯ３）ランジスタｐ　と抵抗Ｒ１を介し
て直流電流が流れるようになり、電力の消耗が増加され
るという問題があった。勿論、抵抗Ｒ１を設けなければ
消費電力は低減するカミその場合にはｐチャンネルＣＭ
Ｏ３）ランジスタｐ２は導通状態となり、その結果出力
信号■。ｕｔ、が高電圧となって誤動作を生じることに
なる。 本発明は、上述したような従来の二重電圧源インタフェ
ース回路が持つ問題を解決するためになされたものであ
り、不必要な直流電流が流れることによる消費電力の損
失を防止し、二種類の電源電圧のインターフェースを良
好に行うことができる二重電圧源インタフェース回路を
提供することを目的とするものである。 ［０００４］However, in the configuration of FIG. 4, the inverter v
If the output signal vmid of 1 is 3.3V, the p-channel CMO of inverter v23) transistor p2
The potential difference vGS between the gate and source of is 1.7V (=
5V-3,3V), and it becomes somewhat conductive, so p
There is a problem in that DC current flows through the channel CMO3) transistor p and the resistor R1, increasing power consumption. Of course, power consumption will be reduced if resistor R1 is not provided, but in that case, p-channel CM
O3) The transistor p2 becomes conductive, resulting in an output signal ■. ut becomes a high voltage, resulting in malfunction. The present invention was made in order to solve the problems of the conventional dual voltage source interface circuit as described above, and prevents power consumption loss due to unnecessary direct current flow, and It is an object of the present invention to provide a dual voltage source interface circuit that can perform a good power supply voltage interface. [0004]

【課題を解決するための手段】[Means to solve the problem]

上記の目的を達成するために、本発明の二重電圧源イン
タフェース回路は、ゲートに入力信号が供給される第１
のトランジスタと、前記入力信号を極性反転させるイン
バータと、前記インバータの出力をゲートに入力する第
２のトランジス夕と、前記第１のトランジスタのドレイ
ンと前記第２のトランジスタのドレインとの間に接続さ
れた高電圧電源を有するラッチ回路とを具備することを
特徴とする。 ［０００５］To achieve the above object, the dual voltage source interface circuit of the present invention comprises a first voltage source interface circuit whose gate is supplied with an input signal.
a transistor, an inverter that inverts the polarity of the input signal, a second transistor that inputs the output of the inverter to its gate, and a drain connected between the drain of the first transistor and the drain of the second transistor. and a latch circuit having a high voltage power supply. [0005]

【作用】[Effect]

ラッチ回路の第１のトランジスタ側のノードが高電位、
第２のトランジスタ側のノードが低電位であり、入力信
号がローレベルからハイレベルにシフトする場合には、
第１のトランジスタはオフ状態からオン状態に、第２の
トランジスタはオン状態からオフ状態になり、また、ラ
ッチ回路の第１のトランジスタ側のノードが低電位、第
２のトランジスタ側のノードが高電位であり、入力信号
がハイレベルからローレベルにシフトする場合には、第
１のトランジスタはオン状態からオフ状態に、第２のト
ランジスタはオフ状態からオン状態になる。従って、ラ
ッチ回路のいずれのノードから出力を得る場合において
も出力レベルは常に安定的に維持される。 ［０００６］The node on the first transistor side of the latch circuit is at a high potential,
When the node on the second transistor side is at a low potential and the input signal shifts from low level to high level,
The first transistor changes from an off state to an on state, and the second transistor changes from an on state to an off state, and the node on the first transistor side of the latch circuit is at a low potential, and the node on the second transistor side is at a high potential. When the input signal shifts from a high level to a low level, the first transistor changes from an on state to an off state, and the second transistor changes from an off state to an on state. Therefore, no matter which node of the latch circuit obtains the output, the output level is always maintained stably. [0006]

【実施例】【Example】

以下、本発明を図面を参照して詳細に説明する。 図１は本発明の二重電圧源インタフェース回路の概略的
なブロック構成図、図２は本発明の二重電圧源インタフ
ェース回路の詳細回路図、図３は本発明の二重電圧イン
タフェース回路の各部の信号レベルの変化を示す図であ
る。 図１及び図２において、ｎチャンネルＣＭＯ３）ランジ
スタｎ１のゲートには入力信号Ｖｉｎが供給され、ｎチ
ャンネルＣＭＯ３）ランジスタｎ２のゲートには、低電
圧源■、を備えるインバータエ■８を介して入力信号ｖ
ｉｏが供給される。 そして、二つのｎチャンネルＣＭＯ３）ランジスタｎ　
１．　ｎ　２のドレインの間には、高電圧源■□を備え
るラッチ回路１が配置されている。 ［０００７］ 図１及び図２に示す構成において、図３Ａ、Ｂに示すよ
うに、Ｏｖ〜３．３■の低電圧の入力信号■、が入力さ
れると、インバータ■■８によりｎチャンネルＣｎ になる。従って、ｎチャンネル０ＭＯ３）ランジスタｎ
１がオンとなると、ｎチャンネル０ＭＯ３）ランジスタ
ｎ２はオフとなり、逆にｎチャンネルＣＭＯＳトランジ
スタｎがオフとなると、ｎチャンネル０ＭＯ３）ランジ
スタｎ２はオンとなる。なお、図３において入力信号Ｖ
、の反転信号はＶ、の上にバーを付すことＩｎ　　　　
　　　　　　　　　　Ｉｎによって示している。 また、ラッチ回路１は、図２に示すように、それぞれが
高電圧源■。を備える二つのインバータエ■ｂ、工ｖ。 が互いに逆方向に並列に接続されて構成されており、両
ノードＰ、Ｑの中にある一方のノードの信号を出力する
ようになされている。即ち、入力信号Ｖ、がＯｖから３
．３ｖにシフトする場合には図３Ａに示すＩｎ ように、ラッチ回路１の出力信号Ｖ。ｕｔはローレベル
からハイレベルに、３．３ＶからＯｖにシフトする場合
には図３Ｂに示すように、ハイレベルからローレベルに
シフトする。 ［０００８］ 従って、ラッチ回路１のノードＰが高電位（５ｖ）であ
り、ノードＱが低電位（０■）である場合、入力信号Ｖ
、がローレベルからハイレベルにシフトするこＩｎ とになると図３Ａに示すように、オフ状態にあるｎチャ
ンネル０ＭＯ３）ランジスタｎ１はオン状態になり、ｎ
チャンネル０ＭＯ３）ランジスタｎ２はインバーターＶ
　　の存在により、オン状態からオフ状態になることに
なるので、ｎチャンネルＣＭＯ３）ランジスタｎ１のソ
ースとドレインの間に電流通路が形成され、ノードＰの
電位がＯｖにシフトすることになる。その結果、ラッチ
回路１の出力■　　　即ち、ノードＱの電位は５Ｖのハ
イレベルにシフトし、全ての電流通路ＯＵ七　ゝ は遮断され、安定な出力信号Ｖ。ｕｔが維持されること
になる。 また、ラッチ回路１のノードＰが低電位（ＯＶ）　、ノ
ードＱが高電位（５Ｖ）である場合に、図３Ｂに示すよ
うに入力信号Ｖ、がハイレベルからローレベルにＩｎ シフトする場合には、オン状態のｎチャンネルＣＭＯ８
）ランジスタｎ１はオフ状態にシフトし、ｎチャンネル
０ＭＯ３）ランジスタｎ２はインバータ■■８の存在に
よりオフ状態からオン状態にシフトすることになるので
、ｎチャンネル０ＭＯ３）ランジスタｎ２に電流通路が
形成されて、ノードＱの電位、即ち、ラツことになる。 ［０００９］Hereinafter, the present invention will be explained in detail with reference to the drawings. FIG. 1 is a schematic block diagram of the dual voltage source interface circuit of the present invention, FIG. 2 is a detailed circuit diagram of the dual voltage source interface circuit of the present invention, and FIG. 3 is a diagram showing various parts of the dual voltage source interface circuit of the present invention. FIG. 3 is a diagram showing changes in signal level of FIG. In FIGS. 1 and 2, an input signal Vin is supplied to the gate of an n-channel CMO transistor n1, and an input signal Vin is supplied to the gate of an n-channel CMO transistor n2 via an inverter equipped with a low voltage source. signal v
io is provided. and two n-channel CMO3) transistors n
1. A latch circuit 1 including a high voltage source □ is arranged between the drains of n 2 . [0007] In the configuration shown in FIGS. 1 and 2, as shown in FIGS. 3A and 3B, when a low-voltage input signal (2) of Ov to 3.3■ is input, the inverter (8) converts the n-channel Cn become. Therefore, n channel 0MO3) transistor n
1 turns on, the n-channel CMOS transistor n2 turns off, and conversely, when the n-channel CMOS transistor n turns off, the n-channel CMOS transistor n2 turns on. In addition, in FIG. 3, the input signal V
The inverted signal of , is V, with a bar above In
Indicated by In. Further, as shown in FIG. 2, each of the latch circuits 1 is connected to a high voltage source (2). Two inverters equipped with are connected in parallel in opposite directions, and output a signal from one of the nodes P and Q. That is, the input signal V, is 3 from Ov.
．． In the case of shifting to 3V, the output signal V of the latch circuit 1 as In shown in FIG. 3A. When ut is shifted from a low level to a high level, and from 3.3V to Ov, as shown in FIG. 3B, it shifts from a high level to a low level. [0008] Therefore, when the node P of the latch circuit 1 is at a high potential (5V) and the node Q is at a low potential (0■), the input signal V
, shifts from low level to high level, as shown in FIG. 3A, n-channel transistor n1, which is in the off state, turns on,
Channel 0 MO3) transistor n2 is inverter V
Due to the presence of , the on-state changes to the off-state, so a current path is formed between the source and drain of the n-channel CMO transistor n1, and the potential of the node P shifts to Ov. As a result, the output of the latch circuit 1, that is, the potential of the node Q shifts to a high level of 5V, and all current paths OU7 are cut off, resulting in a stable output signal V. ut will be maintained. Furthermore, when the node P of the latch circuit 1 is at a low potential (OV) and the node Q is at a high potential (5V), when the input signal V shifts from a high level to a low level as shown in FIG. 3B, is the n-channel CMO8 in the on state.
) The transistor n1 shifts to the OFF state, and the n-channel 0MO3) transistor n2 shifts from the OFF state to the ON state due to the presence of the inverter ■■8, so a current path is formed in the n-channel 0MO3) transistor n2. , the potential of node Q, that is, becomes lat. [0009]

【発明の効果】【Effect of the invention】

以上の説明から明らかなように本発明の二重電圧源イン
タフェース回路によれば、ラッチ回路は二つのノードの
いずれのノードからでも直流電流の損失を生じることな
く出力することができるので、不必要な消費電力の損失
を減少させるととができる。As is clear from the above explanation, according to the dual voltage source interface circuit of the present invention, the latch circuit is unnecessary because it can output from either of the two nodes without causing DC current loss. It is possible to reduce the loss of power consumption.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】 本発明の二重電圧源インタフェース回路の概略的なブロ
ック構成図である。FIG. 1 is a schematic block diagram of a dual voltage source interface circuit of the present invention.

【図２】 本発明の二重電圧源インタフェース回路の詳細回路図で
ある。FIG. 2 is a detailed circuit diagram of the dual voltage source interface circuit of the present invention.

【図３】 本発明の二重電圧源インタフェース回路の各部の入出力
信号レベルの変化を示す図である。FIG. 3 is a diagram showing changes in input and output signal levels of each part of the dual voltage source interface circuit of the present invention.

【図４】 従来の二重電圧源インタフェース回路の構成図である。[Figure 4] 1 is a block diagram of a conventional dual voltage source interface circuit; FIG.

【符号の説明】[Explanation of symbols]

１・・・ラッチ回路、ｎｎ・・・ｎチャンネルＣＭＯ３
）ランジスタ、ｐｌ、ｐ２・・・１′２ り1...Latch circuit, nn...n channel CMO3
) transistor, pl, p2...1'2

【書類者】[Document person]

【図１】 図面 １図１】[Figure 1] drawing 1 Figure 1]

【図２１ 【図３】 ｏｕｔ[Figure 21 [Figure 3] out

【図４】 Ｅ図４１[Figure 4] E figure 41

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】ゲートに入力信号が供給され第１のトラン
ジスタと、前記入力信号を極性反転させるインバータと
、前記インバータの出力をゲートに入力する第２のトラ
ンジスタと、前記第１のトランジスタのドレインと前記
第２のトランジスタのドレインとの間に接続された高電
圧電源を有するラッチ回路とを具備することを特徴とす
る二重電圧源インタフェース回路。1. A first transistor whose gate is supplied with an input signal, an inverter which inverts the polarity of the input signal, a second transistor whose gate receives the output of the inverter, and a drain of the first transistor. and a latch circuit having a high voltage power supply connected between the drain of the second transistor and the drain of the second transistor. 【請求項２】前記ラッチ回路は第１のインバータと第２
のインバータが互いに逆方向に並列接続されて構成され
ることを特徴とする請求項１記載二重電圧源インタフェ
ース回路。2. The latch circuit includes a first inverter and a second inverter.
2. The dual voltage source interface circuit according to claim 1, wherein the inverters are connected in parallel in opposite directions.
JP2401074A 1990-10-15 1990-12-10 Double voltage source interface circuit Pending JPH04150411A (en)

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FR (1) FR2668001A1 (en)
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