JP2017168965A - Level shift circuit - Google Patents

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峰男 野口
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Abstract

PROBLEM TO BE SOLVED: To configure a level shift circuit that converts a signal that has voltage relations of V1<V2 and V1≤V3<V4 and that changes between V1 and V2 into a signal that changes between V3 and V4.SOLUTION: A level shift circuit comprises: a first inverter that inverts an input voltage; a latch circuit configured by cascade-connecting second to fifth inverters, and that keeps a state of the input voltage and outputs an output voltage of the fifth inverter as an output voltage of the level shift circuit; a first transistor circuit in which a first PMOS transistor and a first NMOS transistor applied with V3 and a second NMOS transistor applied with the input voltage are connected in series, and that pulls down an output voltage of the second inverter when V2 is inputted; and a second transistor circuit in which a second PMOS transistor and a third NMOS transistor applied with V3 and a fourth NMOS transistor applied with the input voltage are connected in series, and that pulls down an output voltage of the third inverter when V1 is inputted.SELECTED DRAWING: Figure 3

Description

本発明は、例えば半導体記憶装置などに用いられるレベルシフト回路に関する。   The present invention relates to a level shift circuit used in, for example, a semiconductor memory device.

従来、アンチヒューズ回路の耐圧問題がよく知られている。アンチヒューズ回路のヒューズ素子は高電圧で破壊されるため、アンチヒューズ回路自体は、高電圧に耐える必要がある。アンチヒューズ回路を制御するための制御信号は、例えば1.2Vの低電圧から接地電圧までの電圧変化範囲(スイング)を有する。その後、低電圧がアンチヒューズ回路の高電圧側にシフトされる。   Conventionally, the breakdown voltage problem of antifuse circuits is well known. Since the fuse element of the antifuse circuit is destroyed at a high voltage, the antifuse circuit itself needs to withstand the high voltage. The control signal for controlling the antifuse circuit has a voltage change range (swing) from a low voltage of 1.2 V to the ground voltage, for example. Thereafter, the low voltage is shifted to the high voltage side of the antifuse circuit.

図1は従来例に係るアンチヒューズ回路の構成を示す回路図である。図1において、アンチヒューズ回路は、2つのPチャンネルMOSトランジスタQ1,Q2と、ヒューズセルFC1とを備えて構成される。制御電圧Vg2はヒューズセルFC1に格納するデータ値を制御するための電圧であり、制御電圧Vg1はヒューズセルFC1を破壊するための電圧である。   FIG. 1 is a circuit diagram showing a configuration of an antifuse circuit according to a conventional example. In FIG. 1, the antifuse circuit includes two P-channel MOS transistors Q1 and Q2 and a fuse cell FC1. The control voltage Vg2 is a voltage for controlling the data value stored in the fuse cell FC1, and the control voltage Vg1 is a voltage for destroying the fuse cell FC1.

米国特許第9197200号明細書US Pat. No. 9,197,200

ここで、制御電圧Vg1を発生するためには、0V〜1.2Vで変化する信号を0V〜8.1Vで変化する信号に変換するためのレベルシフト回路を必要とする。このとき、MOSトランジスタQ1のゲート電圧の耐圧が問題となる。   Here, in order to generate the control voltage Vg1, a level shift circuit for converting a signal changing from 0V to 1.2V into a signal changing from 0V to 8.1V is required. At this time, the breakdown voltage of the gate voltage of the MOS transistor Q1 becomes a problem.

例えば特許文献1では、上記のレベルシフト回路の具体例が開示されており、当該従来例に係るレベルシフト回路は、
(1)入力される入力電圧を順次反転させる2つのインバータからなる入力電圧処理回路と、
(2)各インバータからの電圧信号をそれぞれキャパシタを介して電圧信号をラッチするラッチ回路を構成する2つのインバータとを備えた出力電圧処理回路とを備えて構成される。
For example, Patent Document 1 discloses a specific example of the above-described level shift circuit, and the level shift circuit according to the conventional example includes:
(1) an input voltage processing circuit comprising two inverters for sequentially inverting the input voltage to be input;
(2) An output voltage processing circuit including two inverters constituting a latch circuit that latches a voltage signal from each inverter via a capacitor.

この従来例に係るレベルシフト回路では、入力電圧処理回路と出力電圧処理回路との間をキャパシタを用いて接続しているために、以下の問題点があった。
(1)電源オン後すぐでは、ラッチ回路でラッチされる電圧が不確定となる。
(2)入力電圧処理回路の電源電圧と、出力電圧処理回路の電源電圧との電圧差が大きいときは、当該レベルシフト回路は動作しない。
The level shift circuit according to this conventional example has the following problems because the input voltage processing circuit and the output voltage processing circuit are connected using a capacitor.
(1) Immediately after the power is turned on, the voltage latched by the latch circuit becomes uncertain.
(2) When the voltage difference between the power supply voltage of the input voltage processing circuit and the power supply voltage of the output voltage processing circuit is large, the level shift circuit does not operate.

以上の問題点を解決するため、本発明の目的は、第1の電圧〜第2の電圧で変化する信号を第3の電圧〜第4の電圧で変化する信号に変換するレベルシフト回路を、従来技術に比較して簡単な構成であって確実に動作できるように構成することにある。   In order to solve the above problems, an object of the present invention is to provide a level shift circuit that converts a signal that changes between a first voltage and a second voltage into a signal that changes between a third voltage and a fourth voltage. The object of the present invention is to provide a structure that is simpler than that of the prior art and that can operate reliably.

本発明に係るレベルシフト回路は、第1の電圧<第2の電圧でかつ第1の電圧≦第3の電圧<第4の電圧の電圧関係を有し、第1の電圧〜第2の電圧で変化する入力電圧を、第3の電圧〜第4の電圧で変化する出力電圧にレベルシフトさせるレベルシフト回路であって、
入力電圧を反転する第1のインバータと、
第2〜第5のインバータを縦続に接続することにより構成され、上記入力電圧の状態を保持して上記第5のインバータの出力電圧を上記レベルシフト回路の出力電圧として出力するラッチ回路と、
それぞれ上記第3の電圧が制御電圧として印加される第1のPチャンネルMOSトランジスタ及び第1のNチャンネルMOSトランジスタと、上記入力電圧が制御電圧として印加される第2のNチャンネルMOSトランジスタとが直列に接続されて構成され、上記第2の電圧の入力電圧が入力されたときに上記第2のインバータの出力電圧をプルダウンする第1のトランジスタ回路と、
それぞれ上記第3の電圧が制御電圧として印加される第2のPチャンネルMOSトランジスタ及び第3のNチャンネルMOSトランジスタと、上記入力電圧が制御電圧として印加される第4のNチャンネルMOSトランジスタとが直列に接続されて構成され、上記第1の電圧の入力電圧が入力されたときに上記第3のインバータの出力電圧をプルダウンする第2のトランジスタ回路とを備えたことを特徴とする。
The level shift circuit according to the present invention has a voltage relationship of first voltage <second voltage and first voltage ≦ third voltage <fourth voltage, and the first voltage to the second voltage. A level shift circuit that shifts a level of an input voltage that changes at a third output voltage to an output voltage that changes at a fourth voltage,
A first inverter for inverting the input voltage;
A latch circuit configured by cascading second to fifth inverters, maintaining a state of the input voltage and outputting an output voltage of the fifth inverter as an output voltage of the level shift circuit;
A first P-channel MOS transistor and a first N-channel MOS transistor to which the third voltage is applied as a control voltage, respectively, and a second N-channel MOS transistor to which the input voltage is applied as a control voltage are connected in series. A first transistor circuit configured to pull down the output voltage of the second inverter when the input voltage of the second voltage is input; and
A second P-channel MOS transistor and a third N-channel MOS transistor to which the third voltage is applied as a control voltage, respectively, and a fourth N-channel MOS transistor to which the input voltage is applied as a control voltage are connected in series. And a second transistor circuit that pulls down the output voltage of the third inverter when the input voltage of the first voltage is input.

上記レベルシフト回路において、上記第1のインバータの高電圧側電源電圧は上記第2の電圧に設定され、上記第1のインバータの低電圧側電源電圧は上記第1の電圧に設定され、上記第2〜第5のインバータの高電圧側電源電圧は上記第4の電圧に設定され、上記第2〜第5のインバータの低電圧側電源電圧は上記第3の電圧に設定されたことを特徴とする。   In the level shift circuit, the high-voltage side power supply voltage of the first inverter is set to the second voltage, the low-voltage side power supply voltage of the first inverter is set to the first voltage, and the first voltage The high-voltage power supply voltage of the second to fifth inverters is set to the fourth voltage, and the low-voltage power supply voltage of the second to fifth inverters is set to the third voltage. To do.

また、上記レベルシフト回路において、上記第2及び第3のインバータは第1の駆動能力を有するように構成され、上記第4及び第5のインバータは上記第1の駆動能力よりも強い第2の駆動能力を有するように構成されたことを特徴とする。   Further, in the level shift circuit, the second and third inverters are configured to have a first driving capability, and the fourth and fifth inverters have a second driving capability stronger than the first driving capability. It is characterized by having a driving capability.

従って、本発明に係るレベルシフト回路によれば、第1の電圧〜第2の電圧で変化する信号を第3の電圧〜第4の電圧(第1の電圧<第2の電圧でかつ第1の電圧≦第3の電圧<第4の電圧)で変化する信号に変換するレベルシフト回路を、従来技術に比較して簡単な構成であって確実に動作できるように構成できる。ここで、第3の電圧〜第4の電圧で変化する信号に変換できれば、その電圧信号を印加するMOSトランジスタの耐電圧を低下させることができる。   Therefore, according to the level shift circuit of the present invention, the signal that changes between the first voltage and the second voltage is changed from the third voltage to the fourth voltage (the first voltage <the second voltage and the first voltage). The level shift circuit for converting to a signal that changes in the following condition: voltage ≦ third voltage <fourth voltage) can be configured to be surely operated with a simple configuration compared to the prior art. Here, if it can be converted into a signal that changes between the third voltage and the fourth voltage, the withstand voltage of the MOS transistor to which the voltage signal is applied can be lowered.

従来例に係るアンチヒューズ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the antifuse circuit which concerns on a prior art example. 比較例に係る一般的なレベルシフト回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the general level shift circuit which concerns on a comparative example. 実施形態に係るレベルシフト回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level shift circuit which concerns on embodiment.

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。   Hereinafter, embodiments according to the present invention will be described with reference to the drawings. In addition, in each following embodiment, the same code | symbol is attached | subjected about the same component.

本発明者は、0V〜低電圧で変化する信号を中間電圧〜高電圧(低電圧<中間電圧<高電圧)で変化する電圧信号に変換するレベルシフト回路を実現できれば、その電圧信号を印加するMOSトランジスタの耐電圧を低下させることに鑑みて後述する実施形態に係るレベルシフト回路を発明した。   If the present inventor can realize a level shift circuit that converts a signal that changes from 0 V to a low voltage into a voltage signal that changes from an intermediate voltage to a high voltage (low voltage <intermediate voltage <high voltage), the voltage signal is applied. In view of reducing the withstand voltage of the MOS transistor, a level shift circuit according to an embodiment described later has been invented.

図2は比較例に係る一般的なレベルシフト回路の構成を示す回路図である。図2において、比較例に係るレベルシフト回路は、2つのPチャンネルMOSトランジスタ(以下、PMOSトランジスタという)Q11,Q12と、2つのNチャンネルMOSトランジスタ(以下、NMOSトランジスタという)Q13,Q14と、インバータINV1とを備えて構成される。   FIG. 2 is a circuit diagram showing a configuration of a general level shift circuit according to a comparative example. 2, the level shift circuit according to the comparative example includes two P-channel MOS transistors (hereinafter referred to as PMOS transistors) Q11 and Q12, two N-channel MOS transistors (hereinafter referred to as NMOS transistors) Q13 and Q14, and an inverter. And INV1.

まず、Vs1=Vs2=0Vとしたときに、入力電圧範囲が例えば0V〜1.2Vであって、出力電圧範囲が例えば0V〜8.1Vであるとき、もしMOSトランジスタQ11,Q12の耐電圧が6Vであれば、当該レベルシフト回路は動作しない。この耐電圧の問題を解決するために、出力電圧範囲を2.7V〜8.1Vに変更した場合に、Vs1=Vs2=2.7Vとしても、MOSトランジスタQ13,Q14がターンオンしないために、当該レベルシフト回路は動作しない。以上の問題点を解決するために、本発明者は図3のレベルシフト回路を発明した。   First, when Vs1 = Vs2 = 0V, if the input voltage range is 0V to 1.2V and the output voltage range is 0V to 8.1V, for example, the withstand voltages of the MOS transistors Q11 and Q12 are If it is 6V, the level shift circuit does not operate. In order to solve this withstand voltage problem, when the output voltage range is changed from 2.7 V to 8.1 V, even if Vs1 = Vs2 = 2.7 V, the MOS transistors Q13 and Q14 are not turned on. The level shift circuit does not operate. In order to solve the above problems, the present inventors have invented the level shift circuit of FIG.

図3は実施形態に係るレベルシフト回路の構成を示す回路図である。図3において、0V、1.2V,2.7V、8.1Vはそれぞれ電圧例であって、それぞれ、最低電圧<低電圧<中間電圧<高電圧の電圧関係を有する最低電圧、低電圧、中間電圧、高電圧であってもよい。なお、最低電圧は接地電圧、負の電圧、もしくは、低電圧よりも低い正の電圧であってもよい。   FIG. 3 is a circuit diagram showing a configuration of the level shift circuit according to the embodiment. In FIG. 3, 0V, 1.2V, 2.7V, and 8.1V are voltage examples, respectively, and the minimum voltage, the low voltage, and the intermediate voltage that have the voltage relationship of the lowest voltage <low voltage It may be a voltage or a high voltage. The minimum voltage may be a ground voltage, a negative voltage, or a positive voltage lower than a low voltage.

図3において、実施形態に係るレベルシフト回路は、
(1)第1の駆動能力をそれぞれ有する2つのインバータINV11,INV12と、第1の駆動能力よりも強い第2の駆動能力をそれぞれ有する2つのインバータINV13,INV14とを縦続に接続することにより構成されたラッチ回路101と、
(2)PMOSトランジスタQ21及びNMOSトランジスタQ22,Q23を直列に接続されて構成されたトランジスタ回路103と、PMOSトランジスタとQ31及びNMOSトランジスタQ32,Q33を直列に接続されて構成されたトランジスタ回路104とを備えたターンオン及びオフ回路102と、
(3)入力電圧Vinを反転するインバータINV10とを備えて構成される。
ここで、図3のレベルシフト回路は、0V〜1.2Vの電圧変化範囲の電圧信号を2.7V〜8.1Vの電圧変化範囲の電圧信号に電圧シフトすることを特徴とする。
In FIG. 3, the level shift circuit according to the embodiment is
(1) A configuration in which two inverters INV11 and INV12 each having a first driving capability and two inverters INV13 and INV14 each having a second driving capability stronger than the first driving capability are connected in cascade. Latch circuit 101,
(2) A transistor circuit 103 configured by connecting a PMOS transistor Q21 and NMOS transistors Q22 and Q23 in series, and a transistor circuit 104 configured by connecting a PMOS transistor and Q31 and NMOS transistors Q32 and Q33 in series. A turn-on and off circuit 102 comprising:
(3) An inverter INV10 that inverts the input voltage Vin is provided.
Here, the level shift circuit of FIG. 3 is characterized in that a voltage signal in a voltage change range of 0V to 1.2V is voltage-shifted to a voltage signal in a voltage change range of 2.7V to 8.1V.

ラッチ回路101において、各インバータINV11〜INV14の高電圧側電源電圧は8.1Vに設定され、低電圧側電源電圧は2.7Vに設定される。インバータINV11,INV12はインバータINV13,14の第2の駆動能力よりも弱い第1の駆動能力を有する一方、インバータINV13,INV14はインバータINV11,12の第1の駆動能力よりも強い第2の駆動能力を有する。ここで、各インバータINV11〜INV14の駆動能力は公知の通りそれらを構成するMOSトランジスタのサイズを変更することで実現できる。この駆動能力の設定は、入力電圧Vinの変化に対する回路動作の消費電流を小さくする一方、レベルシフト回路の出力電圧Voutの負荷に対する駆動能力を増大させることができるが、この駆動能力の設定はオプションであって、本発明の本質的な構成ではない。   In the latch circuit 101, the high-voltage power supply voltage of each inverter INV11 to INV14 is set to 8.1V, and the low-voltage power supply voltage is set to 2.7V. The inverters INV11 and INV12 have a first driving capability that is weaker than the second driving capability of the inverters INV13 and 14, while the inverters INV13 and INV14 have a second driving capability that is stronger than the first driving capability of the inverters INV11 and 12. Have Here, the driving ability of each of the inverters INV11 to INV14 can be realized by changing the size of the MOS transistors constituting the inverters as is well known. This driving capability setting can reduce the current consumption of the circuit operation with respect to the change of the input voltage Vin, while increasing the driving capability for the load of the output voltage Vout of the level shift circuit, but this driving capability setting is optional. However, this is not an essential configuration of the present invention.

入力電圧VinはMOSトランジスタQ23のゲートに印加されるとともに、インバータINV10を介してMOSトランジスタQ33のゲートに印加される。インバータINV10の高電圧側電源電圧は1.2Vに設定され、低電圧側電源電圧は0Vに設定される。   The input voltage Vin is applied to the gate of the MOS transistor Q23 and is also applied to the gate of the MOS transistor Q33 via the inverter INV10. The high-voltage power supply voltage of the inverter INV10 is set to 1.2V, and the low-voltage power supply voltage is set to 0V.

トランジスタ回路103は、PMOSトランジスタQ21及びNMOSトランジスタQ22,Q23を直列に接続されて構成され、MOSトランジスタQ21,Q22の各ゲートには2.7Vのゲートバイアス電圧が印加され、MOSトランジスタQ23のゲートには入力電圧Vinが印加される。トランジスタ回路103のうちPMOSトランジスタQ21,Q22は電圧リミッタとして動作し、MOSトランジスタQ23はプルダウンドライバとして動作する。   The transistor circuit 103 is configured by connecting a PMOS transistor Q21 and NMOS transistors Q22 and Q23 in series. A gate bias voltage of 2.7 V is applied to the gates of the MOS transistors Q21 and Q22, and the gate of the MOS transistor Q23 is applied. The input voltage Vin is applied. In the transistor circuit 103, the PMOS transistors Q21 and Q22 operate as voltage limiters, and the MOS transistor Q23 operates as a pull-down driver.

また、トランジスタ回路104は、PMOSトランジスタQ31及びNMOSトランジスタQ32,Q33を直列に接続されて構成され、MOSトランジスタQ31,Q32の各ゲートには2.7Vのゲートバイアス電圧が印加され、MOSトランジスタQ33のゲートには、インバータINV10からの出力電圧が印加される。なお、MOSトランジスタQ23及びQ33の各ドレインは接地電圧である0Vに設定される。トランジスタ回路104のうちPMOSトランジスタQ31,Q32は電圧リミッタとして動作し、MOSトランジスタQ33はプルダウンドライバとして動作する。   The transistor circuit 104 is configured by connecting a PMOS transistor Q31 and NMOS transistors Q32 and Q33 in series. A gate bias voltage of 2.7 V is applied to the gates of the MOS transistors Q31 and Q32. The output voltage from the inverter INV10 is applied to the gate. Note that the drains of the MOS transistors Q23 and Q33 are set to a ground voltage of 0V. In the transistor circuit 104, the PMOS transistors Q31 and Q32 operate as a voltage limiter, and the MOS transistor Q33 operates as a pull-down driver.

以上のように構成されたレベルシフト回路の動作について、入力電圧Vinがローレベルである0Vのときと、ハイレベルである1.2Vのときに分けて以下に説明する。なお、インバータV11の出力電圧をV11とし、インバータV12の出力電圧をV12とする。また、MOSトランジスタQ21のドレイン電圧をV21dとし、MOSトランジスタQ22のドレイン電圧をV22dとする。さらに、MOSトランジスタQ31のドレイン電圧をV31dとし、MOSトランジスタQ32のドレイン電圧をV32dとする。   The operation of the level shift circuit configured as described above will be described separately when the input voltage Vin is 0V, which is a low level, and when it is 1.2V, which is a high level. Note that the output voltage of the inverter V11 is V11, and the output voltage of the inverter V12 is V12. The drain voltage of the MOS transistor Q21 is V21d, and the drain voltage of the MOS transistor Q22 is V22d. Further, the drain voltage of the MOS transistor Q31 is set to V31d, and the drain voltage of the MOS transistor Q32 is set to V32d.

(A)出力電圧V12が8.1Vで入力電圧Vinがローレベルである0Vのとき:
MOSトランジスタQ31のドレイン電圧V31dは8.1Vであり、ドレイン・ソース電流I31dsが流れるが、ドレイン電圧V31dが2.7V+Vth(VthはMOSトランジスタQ31のしきい値電圧)となると、ドレイン・ソース電流I31dsが流れることが停止される。このとき、MOSトランジスタQ32のドレイン電圧V32dは2.7V−Vth(VthはMOSトランジスタQ32のしきい値電圧)に制限され、MOSトランジスタQ33のドレイン・ソース電圧はMOSトランジスタQ32により保護される。このとき、MOSトランジスタQ33は1.2Vのゲート電圧によりオンされ、MOSトランジスタQ33にソース・ドレイン電流I33sdが流れる。すなわち、トランジスタ回路104がプルダウン回路となり、インバータV12の出力電圧V12は4Vにプルダウンされる。このとき、ラッチ回路101のインバータINV13の出力電圧はハイレベルになり、インバータINV14の出力電圧はローレベルとなり、出力電圧Vout=2.7Vが出力される。
(A) When the output voltage V12 is 8.1V and the input voltage Vin is 0V which is a low level:
The drain voltage V31d of the MOS transistor Q31 is 8.1V and the drain / source current I31ds flows. However, when the drain voltage V31d becomes 2.7V + Vth (Vth is the threshold voltage of the MOS transistor Q31), the drain / source current I31ds. Stops flowing. At this time, the drain voltage V32d of the MOS transistor Q32 is limited to 2.7 V-Vth (Vth is the threshold voltage of the MOS transistor Q32), and the drain-source voltage of the MOS transistor Q33 is protected by the MOS transistor Q32. At this time, the MOS transistor Q33 is turned on by the gate voltage of 1.2V, and the source / drain current I33sd flows through the MOS transistor Q33. That is, the transistor circuit 104 becomes a pull-down circuit, and the output voltage V12 of the inverter V12 is pulled down to 4V. At this time, the output voltage of the inverter INV13 of the latch circuit 101 becomes high level, the output voltage of the inverter INV14 becomes low level, and the output voltage Vout = 2.7V is output.

(B)出力電圧V11が8.1Vで入力電圧Vinがハイレベルである1.2Vのとき:
MOSトランジスタQ21のドレイン電圧V21dは8.1Vであり、ドレイン・ソース電流I21dsが流れるが、ドレイン電圧V21dが2.7V+Vth(VthはMOSトランジスタQ21のしきい値電圧)となると、ドレイン・ソース電流I21dsが流れることが停止される。このとき、MOSトランジスタQ22のドレイン電圧V22dは2.7V−Vth(VthはMOSトランジスタQ22のしきい値電圧)に制限され、MOSトランジスタQ23のドレイン・ソース電圧はMOSトランジスタQ22により保護される。このとき、MOSトランジスタQ23は1.2Vのゲート電圧によりオンされ、MOSトランジスタQ23にソース・ドレイン電流I23sdが流れる。すなわち、トランジスタ回路103がプルダウン回路となり、インバータV11の出力電圧V11は4Vにプルダウンされる。このとき、ラッチ回路101のインバータINV12の出力電圧はハイレベルとなり、インバータINV13の出力電圧はローレベルになり、インバータINV14の出力電圧はハイレベルとなり、出力電圧Vout=8.1Vが出力される。
(B) When the output voltage V11 is 8.1V and the input voltage Vin is high level 1.2V:
The drain voltage V21d of the MOS transistor Q21 is 8.1V and the drain / source current I21ds flows. When the drain voltage V21d becomes 2.7V + Vth (Vth is the threshold voltage of the MOS transistor Q21), the drain / source current I21ds Stops flowing. At this time, the drain voltage V22d of the MOS transistor Q22 is limited to 2.7 V-Vth (Vth is the threshold voltage of the MOS transistor Q22), and the drain-source voltage of the MOS transistor Q23 is protected by the MOS transistor Q22. At this time, the MOS transistor Q23 is turned on by the gate voltage of 1.2V, and the source / drain current I23sd flows through the MOS transistor Q23. That is, the transistor circuit 103 becomes a pull-down circuit, and the output voltage V11 of the inverter V11 is pulled down to 4V. At this time, the output voltage of the inverter INV12 of the latch circuit 101 becomes high level, the output voltage of the inverter INV13 becomes low level, the output voltage of the inverter INV14 becomes high level, and the output voltage Vout = 8.1V is output.

以上のように構成されたレベルシフト回路は、入力電圧Vin=0Vのとき出力電圧Vout=2.7V(中間電圧)を出力する一方、入力電圧Vin=1.2Vのとき出力電圧Vout=8.1V(高電圧)を出力する。すなわち、レベルシフト回路は、0V〜1.2Vの電圧変化範囲の電圧信号を2.7V〜8.1Vの電圧変化範囲の電圧信号にレベルシフトして出力する。   The level shift circuit configured as described above outputs the output voltage Vout = 2.7V (intermediate voltage) when the input voltage Vin = 0V, while the output voltage Vout = 8.V when the input voltage Vin = 1.2V. 1V (high voltage) is output. That is, the level shift circuit level-shifts a voltage signal in the voltage change range of 0V to 1.2V to a voltage signal in the voltage change range of 2.7V to 8.1V and outputs the voltage signal.

従って、本実施形態に係るレベルシフト回路によれば、0V〜低電圧で変化する信号を中間電圧〜高電圧(低電圧<中間電圧<高電圧)で変化する信号に変換するレベルシフト回路を、従来技術に比較して簡単な構成であって確実に動作できるように構成するができる。   Therefore, according to the level shift circuit of the present embodiment, the level shift circuit that converts a signal that changes from 0 V to a low voltage into a signal that changes from an intermediate voltage to a high voltage (low voltage <intermediate voltage <high voltage), Compared to the prior art, the configuration is simple and can be configured to operate reliably.

図3の電圧は一例であって、0V、1.2V,2.7V、8.1Vはそれぞれ、上述のように、最低電圧<低電圧<中間電圧<高電圧の電圧関係を有する最低電圧、低電圧、中間電圧、高電圧であってもよい。なお、最低電圧は接地電圧、負の電圧、もしくは、低電圧よりも低い正の電圧であってもよい。すなわち、本実施形態では、V1<V2<V3<V4の電圧関係を有してV1〜V2で変化する信号をV3〜V4で変化する信号に変換するレベルシフト回路を構成する。ここで、レベルシフト回路は、入力電圧を反転する第1のインバータと、第2〜第5のインバータを縦続に接続して入力電圧の状態を保持して第5のインバータの出力電圧をレベルシフト回路の出力電圧として出力するラッチ回路と、V3が印加される第1のPMOSトランジスタ及び第1のNMOSトランジスタと、入力電圧が印加される第2のNMOSトランジスタとが直列に接続されV2が入力されたときに第2のインバータの出力電圧をプルダウンする第1のトランジスタ回路と、V3が印加される第2のPMOSトランジスタ及び第3のNMOSトランジスタと、入力電圧が印加される第4のNMOSトランジスタとが直列に接続されV1が入力されたときに第3のインバータの出力電圧をプルダウンする第2のトランジスタ回路とを備える。   The voltage in FIG. 3 is an example, and 0V, 1.2V, 2.7V, and 8.1V are respectively the lowest voltage having a voltage relationship of lowest voltage <low voltage <intermediate voltage <high voltage, It may be a low voltage, an intermediate voltage, or a high voltage. The minimum voltage may be a ground voltage, a negative voltage, or a positive voltage lower than a low voltage. That is, in the present embodiment, a level shift circuit that has a voltage relationship of V1 <V2 <V3 <V4 and converts a signal that changes in V1 to V2 into a signal that changes in V3 to V4 is configured. Here, the level shift circuit connects the first inverter for inverting the input voltage and the second to fifth inverters in cascade to maintain the state of the input voltage, and level shifts the output voltage of the fifth inverter. A latch circuit that outputs as an output voltage of the circuit, a first PMOS transistor and a first NMOS transistor to which V3 is applied, and a second NMOS transistor to which an input voltage is applied are connected in series and V2 is input. A first transistor circuit that pulls down the output voltage of the second inverter, a second PMOS transistor and a third NMOS transistor to which V3 is applied, and a fourth NMOS transistor to which the input voltage is applied, Are connected in series and when V1 is input, the second transistor circuit pulls down the output voltage of the third inverter Equipped with a.

以上の実施形態においては、V1<V2<V3<V4の電圧関係を有してV1〜V2で変化する信号をV3〜V4で変化する信号に変換するレベルシフト回路を構成しているが、本発明はこれに限らず、V1<V2でかつV1≦V3<V4の電圧関係でも動作可能であり、そのように設定してもよい。   In the above embodiment, a level shift circuit that has a voltage relationship of V1 <V2 <V3 <V4 and converts a signal that changes in V1 to V2 into a signal that changes in V3 to V4 is configured. The present invention is not limited to this, and the operation is possible even in a voltage relationship of V1 <V2 and V1 ≦ V3 <V4, and may be set as such.

以上の実施形態において開示されたレベルシフト回路は、フラッシュメモリ、DRAM、SRAMなどの種々の不揮発性半導体記憶装置又は揮発性半導体記憶装置に適用することができる。   The level shift circuit disclosed in the above embodiments can be applied to various nonvolatile semiconductor memory devices such as flash memory, DRAM, and SRAM, or volatile semiconductor memory devices.

なお、MOSトランジスタQ21〜Q33の各ゲートに印加されるゲート電圧はMOSトランジスタQ21〜Q33をオン又はオフする制御電圧である。   Note that the gate voltage applied to each gate of the MOS transistors Q21 to Q33 is a control voltage for turning on or off the MOS transistors Q21 to Q33.

101…ラッチ回路、
102…ターンオン及びオフ回路、
103,104…トランジスタ回路、
FC1…ヒューズセル、
INV1〜INV14…インバータ、
Q1〜Q33…MOSトランジスタ。
101 ... Latch circuit,
102 ... turn-on and off circuit,
103, 104 ... transistor circuit,
FC1 ... fuse cell,
INV1 to INV14 ... inverter,
Q1-Q33: MOS transistors.

Claims (3)

第1の電圧<第2の電圧でかつ第1の電圧≦第3の電圧<第4の電圧の電圧関係を有し、第1の電圧〜第2の電圧で変化する入力電圧を、第3の電圧〜第4の電圧で変化する出力電圧にレベルシフトさせるレベルシフト回路であって、
入力電圧を反転する第1のインバータと、
第2〜第5のインバータを縦続に接続することにより構成され、上記入力電圧の状態を保持して上記第5のインバータの出力電圧を上記レベルシフト回路の出力電圧として出力するラッチ回路と、
それぞれ上記第3の電圧が制御電圧として印加される第1のPチャンネルMOSトランジスタ及び第1のNチャンネルMOSトランジスタと、上記入力電圧が制御電圧として印加される第2のNチャンネルMOSトランジスタとが直列に接続されて構成され、上記第2の電圧の入力電圧が入力されたときに上記第2のインバータの出力電圧をプルダウンする第1のトランジスタ回路と、
それぞれ上記第3の電圧が制御電圧として印加される第2のPチャンネルMOSトランジスタ及び第3のNチャンネルMOSトランジスタと、上記入力電圧が制御電圧として印加される第4のNチャンネルMOSトランジスタとが直列に接続されて構成され、上記第1の電圧の入力電圧が入力されたときに上記第3のインバータの出力電圧をプルダウンする第2のトランジスタ回路とを備えたことを特徴とするレベルシフト回路。
An input voltage having a voltage relationship of first voltage <second voltage and first voltage ≦ third voltage <fourth voltage, and changing from the first voltage to the second voltage, A level shift circuit that shifts a level to an output voltage that changes in a range from a voltage to a fourth voltage,
A first inverter for inverting the input voltage;
A latch circuit configured by cascading second to fifth inverters, maintaining a state of the input voltage and outputting an output voltage of the fifth inverter as an output voltage of the level shift circuit;
A first P-channel MOS transistor and a first N-channel MOS transistor to which the third voltage is applied as a control voltage, respectively, and a second N-channel MOS transistor to which the input voltage is applied as a control voltage are connected in series. A first transistor circuit configured to pull down the output voltage of the second inverter when the input voltage of the second voltage is input; and
A second P-channel MOS transistor and a third N-channel MOS transistor to which the third voltage is applied as a control voltage, respectively, and a fourth N-channel MOS transistor to which the input voltage is applied as a control voltage are connected in series. And a second transistor circuit that pulls down the output voltage of the third inverter when the input voltage of the first voltage is input. 7. A level shift circuit, comprising:
上記第1のインバータの高電圧側電源電圧は上記第2の電圧に設定され、上記第1のインバータの低電圧側電源電圧は上記第1の電圧に設定され、
上記第2〜第5のインバータの高電圧側電源電圧は上記第4の電圧に設定され、上記第2〜第5のインバータの低電圧側電源電圧は上記第3の電圧に設定されたことを特徴とする請求項1記載のレベルシフト回路。
The high-voltage power supply voltage of the first inverter is set to the second voltage, the low-voltage power supply voltage of the first inverter is set to the first voltage,
The high voltage side power supply voltage of the second to fifth inverters is set to the fourth voltage, and the low voltage side power supply voltage of the second to fifth inverters is set to the third voltage. 2. The level shift circuit according to claim 1, wherein:
上記第2及び第3のインバータは第1の駆動能力を有するように構成され、上記第4及び第5のインバータは上記第1の駆動能力よりも強い第2の駆動能力を有するように構成されたことを特徴とする請求項1又は2記載のレベルシフト回路。   The second and third inverters are configured to have a first driving capability, and the fourth and fifth inverters are configured to have a second driving capability stronger than the first driving capability. The level shift circuit according to claim 1 or 2, wherein
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