JP4630782B2 - Level shift circuit - Google Patents

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Description

本発明は、レベルシフト回路、特に信号変化時における貫通電流の削減に関するものである。   The present invention relates to a level shift circuit, and more particularly to reduction of through current when a signal changes.

図２は、従来のレベルシフト回路の構成図である。
このレベルシフト回路は、電源電圧ＶＤＤ（例えば、５Ｖ）で動作する論理回路の信号ＩＮを入力して、電源電圧ＶＣＣ（例えば、２０Ｖ）で動作する論理回路の信号ＯＵＴとして出力するものである。 FIG. 2 is a configuration diagram of a conventional level shift circuit.
This level shift circuit inputs a signal IN of a logic circuit that operates at a power supply voltage VDD (for example, 5V) and outputs it as a signal OUT of a logic circuit that operates at a power supply voltage VCC (for example, 20V).

信号ＩＮは、電源電圧ＶＤＤで動作するインバータ１，２で順次反転され、これらのインバータ１，２の出力信号が、それぞれＮＭＯＳ３，４のゲートに与えられている。ＮＭＯＳ３，４のソースは接地電圧ＧＮＤに接続され、ドレインはそれぞれノードＮ１，Ｎ２に接続され、これらのノードＮ１，Ｎ２が、ＰＭＯＳ５，６を介して電源電圧ＶＣＣに接続されている。ＰＭＯＳ６のゲートはノードＮ１に接続され、ＰＭＯＳ５のゲートはノードＮ２に接続されている。そして、ノードＮ２の信号が、電源電圧ＶＣＣで動作するインバータ７で反転され、信号ＯＵＴとして出力されるようになっている。   The signal IN is sequentially inverted by the inverters 1 and 2 operating at the power supply voltage VDD, and the output signals of these inverters 1 and 2 are applied to the gates of the NMOSs 3 and 4, respectively. The sources of the NMOSs 3 and 4 are connected to the ground voltage GND, the drains are connected to the nodes N1 and N2, respectively, and these nodes N1 and N2 are connected to the power supply voltage VCC through the PMOSs 5 and 6, respectively. The gate of the PMOS 6 is connected to the node N1, and the gate of the PMOS 5 is connected to the node N2. The signal at the node N2 is inverted by the inverter 7 operating at the power supply voltage VCC and output as the signal OUT.

次に動作を説明する。
信号ＩＮがレベル“Ｌ”（＝ＧＮＤ）のとき、ＮＭＯＳ３のゲートにはレベル“Ｈ”（＝ＶＤＤ）が印加されるので、このＮＭＯＳ３はオン状態となってノードＮ１は“Ｌ”である。一方、ＮＭＯＳ４のゲートには“Ｌ”が印加されるので、このＮＭＯＳ４はオフ状態である。ノードＮ１が“Ｌ”であるので、ＰＭＯＳ６はオン状態となり、ノードＮ２は“Ｈ”（＝ＶＣＣ）となる。これにより、ＰＭＯＳ５はオフ状態となる。ノードＮ２の信号は、インバータ７で反転され、“Ｌ”の信号ＯＵＴが出力される。 Next, the operation will be described.
When the signal IN is at the level “L” (= GND), the level “H” (= VDD) is applied to the gate of the NMOS 3, so that the NMOS 3 is turned on and the node N1 is “L”. On the other hand, since “L” is applied to the gate of the NMOS 4, the NMOS 4 is in an OFF state. Since the node N1 is “L”, the PMOS 6 is turned on, and the node N2 is “H” (= VCC). As a result, the PMOS 5 is turned off. The signal of the node N2 is inverted by the inverter 7 and an “L” signal OUT is output.

ここで信号ＩＮが“Ｌ”から“Ｈ”（＝ＶＤＤ）に変化すると、まず信号ＩＮがインバータ１で反転されてＮＭＯＳ３のゲートに印加される信号が“Ｌ”に変化する。更に、インバータ１の出力信号がインバータ２で反転され、ＮＭＯＳ４のゲートに印加される信号が“Ｈ”に変化する。   Here, when the signal IN changes from “L” to “H” (= VDD), the signal IN is first inverted by the inverter 1 and the signal applied to the gate of the NMOS 3 changes to “L”. Further, the output signal of the inverter 1 is inverted by the inverter 2 and the signal applied to the gate of the NMOS 4 changes to “H”.

ＮＭＯＳ３のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ３はオフ状態となる。更に、ＮＭＯＳ４のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ４がオン状態となり、ノードＮ２は“Ｌ”に変化する。これにより、ＰＭＯＳ５はオン状態となってノードＮ１は“Ｈ”（＝ＶＣＣ）に変化し、更にこのノードＮ１が“Ｈ”に変化したことにより、ＰＭＯＳ６はオフ状態となる。ノードＮ２の信号は、インバータ７で反転され、信号ＯＵＴは“Ｈ”に変化する。   When “L” is applied to the gate of the NMOS 3, the NMOS 3 is turned off. Further, when “H” is applied to the gate of the NMOS 4, the NMOS 4 is turned on, and the node N 2 changes to “L”. As a result, the PMOS 5 is turned on, the node N1 is changed to “H” (= VCC), and the node N1 is further changed to “H”, so that the PMOS 6 is turned off. The signal at the node N2 is inverted by the inverter 7 and the signal OUT changes to “H”.

信号ＩＮが“Ｈ”から“Ｌ”に変化するときの動作もほぼ同様である。
まず信号ＩＮがインバータ１で反転されてＮＭＯＳ３のゲートに印加される信号が“Ｈ”に変化する。更に、インバータ１の出力信号がインバータ２で反転され、ＮＭＯＳ４のゲートに印加される信号が“Ｌ”に変化する。 The operation when the signal IN changes from “H” to “L” is substantially the same.
First, the signal IN is inverted by the inverter 1 and the signal applied to the gate of the NMOS 3 changes to “H”. Further, the output signal of the inverter 1 is inverted by the inverter 2, and the signal applied to the gate of the NMOS 4 changes to "L".

ＮＭＯＳ３のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ３はオン状態となり、ノードＮ１は“Ｌ”に変化する。更に、ＮＭＯＳ４のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ４はオフ態となる。これにより、ＰＭＯＳ６はオン状態となってノードＮ２は“Ｈ”（＝ＶＣＣ）に変化し、更にこのノードＮ２が“Ｈ”に変化したことにより、ＰＭＯＳ５はオフ状態となる。ノードＮ２の信号は、インバータ７で反転され、信号ＯＵＴは“Ｌ”に変化する。   When “H” is applied to the gate of the NMOS 3, the NMOS 3 is turned on, and the node N1 changes to “L”. Further, when “L” is applied to the gate of the NMOS 4, the NMOS 4 is turned off. As a result, the PMOS 6 is turned on, the node N2 is changed to “H” (= VCC), and the node N2 is further changed to “H”, so that the PMOS 5 is turned off. The signal at the node N2 is inverted by the inverter 7 and the signal OUT changes to “L”.

特開平５−２８４００５号公報Japanese Patent Laid-Open No. 5-284005

しかしながら、前記レベルシフト回路は、次のような課題があった。
信号ＩＮが“Ｌ”から“Ｈ”に変化し、ＮＭＯＳ３のゲートに印加される信号が“Ｌ”に変化すると、このＮＭＯＳ３はオフ状態となる。この時点では、他のトランジスタＮＭＯＳ４及びＰＭＯＳ５，６の状態は変化していない。次にインバータ２の出力信号が“Ｈ”に変化してＮＭＯＳ４がオン状態となる。この時点で、ＰＭＯＳ６とＮＭＯＳ４が共にオン状態となり、電源電圧ＶＣＣから接地電圧ＧＮＤに貫通電流が流れる。その後、ＰＭＯＳ５がオン状態となり、ノードＮ１が“Ｈ”になり、ＰＭＯＳ６はオフ状態となるので、貫通電流は停止する。 However, the level shift circuit has the following problems.
When the signal IN changes from “L” to “H” and the signal applied to the gate of the NMOS 3 changes to “L”, the NMOS 3 is turned off. At this time, the states of the other transistors NMOS4 and PMOS5, 6 have not changed. Next, the output signal of the inverter 2 changes to “H”, and the NMOS 4 is turned on. At this time, both the PMOS 6 and the NMOS 4 are turned on, and a through current flows from the power supply voltage VCC to the ground voltage GND. Thereafter, the PMOS 5 is turned on, the node N1 becomes “H”, and the PMOS 6 is turned off, so that the through current is stopped.

また、信号ＩＮが“Ｈ”から“Ｌ”に変化したときには、電源電圧ＶＣＣからＰＭＯＳ５とＮＭＯＳ３を通って、接地電圧ＧＮＤへ瞬間的な貫通電流が流れる。このような貫通電流により、無駄に電力が消費されるという問題があった。   When the signal IN changes from “H” to “L”, an instantaneous through current flows from the power supply voltage VCC through the PMOS 5 and the NMOS 3 to the ground voltage GND. There is a problem in that power is wasted due to such a through current.

本発明は、レベルシフト回路の信号変化時における貫通電流の削減を目的としたものである。   An object of the present invention is to reduce a through current when a signal of a level shift circuit changes.

本発明のレベルシフト回路は、第１電源電圧に対応する入力信号を反転して反転入力信号を生成するインバータと、第１ノードと共通電位の間に接続され、前記入力信号でオン／オフされる第１のＮＭＯＳと、出力信号が出力される第２ノードと前記共通電位の間に接続され、前記反転入力信号でオン／オフされる第２のＮＭＯＳと、第３ノードと前記第１ノードの間に接続され、前記第２ノードの信号でオン／オフされる第１のＰＭＯＳと、第４ノードと前記第２ノードの間に接続され、前記第１ノードの信号でオン／オフされる第２のＰＭＯＳと、第２電源電圧と前記第３ノードの間に接続され、第５ノードの信号でオン／オフされる第３のＰＭＯＳと、前記第２電源電圧と前記第４ノードの間に接続され、第６ノードの信号でオン／オフされる第４のＰＭＯＳと、前記入力信号が変化する直前に前記第２電源電圧となり、該入力信号の変化が完了した後で前記共通電位に戻る制御信号が一端に与えられ、他端が前記第５ノードに接続された第１の抵抗と、前記第１の抵抗に並列接続され、前記第１ノードの信号でオン／オフされる第３のＮＭＯＳと、前記制御信号が一端に与えられ、他端が前記第６ノードに接続された第２の抵抗と、前記第２の抵抗に並列接続され、前記第２ノードの信号でオン／オフされる第４のＮＭＯＳとを備え、前記第１ノード及び第２ノードの信号の立ち下がりは前記入力信号の変化のタイミングに対応し、その立ち上がりは前記制御信号の立ち下がりのタイミングに対応することを特徴としている。   The level shift circuit of the present invention is connected between an inverter that inverts an input signal corresponding to a first power supply voltage to generate an inverted input signal, and a first node and a common potential, and is turned on / off by the input signal. A first NMOS connected between the second node from which an output signal is output and the common potential and turned on / off by the inverted input signal; a third node; and the first node Is connected between the first PMOS, which is turned on / off by the signal of the second node, and is connected between the fourth node and the second node, and is turned on / off by the signal of the first node. A second PMOS, a third PMOS connected between the second power supply voltage and the third node and turned on / off by a signal of the fifth node, and between the second power supply voltage and the fourth node. And is turned on / off by the signal of the sixth node And a control signal that returns to the common potential after completion of the change of the input signal is applied to one end, and the other end is connected to the second PMOS. A first resistor connected to a fifth node; a third NMOS connected in parallel to the first resistor and turned on / off by a signal of the first node; and the control signal applied to one end; A second resistor having the other end connected to the sixth node; and a fourth NMOS connected in parallel to the second resistor and turned on / off by a signal of the second node; The falling of the signal at the node and the second node corresponds to the change timing of the input signal, and the rising thereof corresponds to the falling timing of the control signal.

本発明では、第３及び第４ノードと第２電源電圧の間に、第３及び第４のＰＭＯＳをそれぞれ挿入し、これらの第３及び第４のＰＭＯＳを、常時は共通電位で入力信号の変化時に第２電源電圧となる制御信号でオン／オフ制御するようにしている。これにより、入力信号の変化時の貫通電流を削減することができるという効果がある。   In the present invention, the third and fourth PMOSs are inserted between the third and fourth nodes and the second power supply voltage, respectively, and these third and fourth PMOSs are always connected to the input signal at a common potential. On / off control is performed by a control signal that becomes the second power supply voltage at the time of change. Thereby, there is an effect that the through current at the time of change of the input signal can be reduced.

第３のＮＭＯＳを入力信号でオン／オフ制御し、第４のＮＭＯＳを前記反転入力信号でオン／オフ制御するようにしても良い。   The third NMOS may be on / off controlled with an input signal, and the fourth NMOS may be on / off controlled with the inverted input signal.

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。   The above and other objects and novel features of the present invention will become more fully apparent when the following description of the preferred embodiment is read in conjunction with the accompanying drawings. However, the drawings are for explanation only, and do not limit the scope of the present invention.

図１は、本発明の実施例１を示すレベルシフト回路の構成図である。
このレベルシフト回路１０ｉ（但し、ｉ＝１〜ｎ）は、図示しないタイミング制御回路から第１の電源電圧ＶＤＤ（例えば、５Ｖ）に対応する入力信号ＩＮｉが与えられ、これを第２の電源電圧ＶＣＣ（例えば、２０Ｖ）に対応する出力信号ＯＵＴｉに変換して出力するものである。なお、タイミング制御回路からは、入力信号ＩＮｉと共に、この入力信号ＩＮｉが“Ｌ”から“Ｈ”へ、及び“Ｈ”から“Ｌ”へ変化するタイミングの間、“Ｈ”となる制御信号ＳＩが出力されるようになっている。 FIG. 1 is a configuration diagram of a level shift circuit showing a first embodiment of the present invention.
The level shift circuit 10 i (where i = 1 to n) is supplied with an input signal INi corresponding to a first power supply voltage VDD (for example, 5 V) from a timing control circuit (not shown), and uses this as a second power supply. This is converted into an output signal OUTi corresponding to the voltage VCC (for example, 20 V) and output. The timing control circuit, together with the input signal INi, controls the control signal SI that becomes “H” during the timing when the input signal INi changes from “L” to “H” and from “H” to “L”. Is output.

レベルシフト回路１０ｉは、いずれも同様の構成で、例えばレベルシフト回路１０１に示すように、電源電圧ＶＤＤで動作して入力信号ＩＮｉを順次反転する縦続接続されたインバータ１１，１２を有している。インバータ１１，１２の出力側は、それぞれＮＭＯＳ１３，１４のゲートに接続されている。ＮＭＯＳ１３，１４のソースは共通電位である接地電圧ＧＮＤに接続され、ドレインはそれぞれノードＮＡ，ＮＢに接続されている。ノードＮＡは直列接続されたＰＭＯＳ１５，１６を介して、ノードＮＢは直列接続されたＰＭＯＳ１７，１８を介して、それぞれ電源電圧ＶＣＣに接続されている。 Level shift circuit 10 i are all in the same configuration, for example as shown in the level shift circuit 10 1 includes inverters 11 and 12 connected in cascade successively inverts the input signal INi operating at a power supply voltage VDD ing. The output sides of the inverters 11 and 12 are connected to the gates of the NMOSs 13 and 14, respectively. The sources of the NMOSs 13 and 14 are connected to the ground voltage GND, which is a common potential, and the drains are connected to the nodes NA and NB, respectively. The node NA is connected to the power supply voltage VCC via the PMOSs 15 and 16 connected in series, and the node NB is connected to the power supply voltage VCC via the PMOSs 17 and 18 connected in series.

ＰＭＯＳ１５のゲートはノードＮＢに接続され、ＰＭＯＳ１７のゲートはノードＮＡに接続されている。ＰＭＯＳ１６のゲートには、並列接続された抵抗１９とＮＭＯＳ２０を介して制御信号ＳＯが与えられ、ＰＭＯＳ１８のゲートには、並列接続された抵抗２１とＮＭＯＳ２２を介して同じ制御信号ＳＯが与えられるようになっている。これらのＮＭＯＳ２０，２２のゲートは、それぞれノードＮＡ，ＮＢに接続されている。そして、ノードＮＢの信号が、電源電圧ＶＣＣで動作するインバータ２３で反転され、出力信号ＯＵＴとして出力されるようになっている。   The gate of the PMOS 15 is connected to the node NB, and the gate of the PMOS 17 is connected to the node NA. The control signal SO is applied to the gate of the PMOS 16 via the resistor 19 and NMOS 20 connected in parallel, and the same control signal SO is applied to the gate of the PMOS 18 via the resistor 21 and NMOS 22 connected in parallel. It has become. The gates of these NMOSs 20 and 22 are connected to nodes NA and NB, respectively. Then, the signal of the node NB is inverted by the inverter 23 that operates with the power supply voltage VCC, and is output as the output signal OUT.

なお、制御信号ＳＯは、タイミング制御回路から出力される制御信号ＳＩのレベルを、従来のレベルシフト回路と同様の構成の制御回路３０を用いて、電源電圧ＶＣＣに対応するレベルに変換したものである。   The control signal SO is obtained by converting the level of the control signal SI output from the timing control circuit to a level corresponding to the power supply voltage VCC using the control circuit 30 having the same configuration as the conventional level shift circuit. is there.

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。   FIG. 3 is a signal waveform diagram showing the operation of FIG. The operation of FIG. 1 will be described below with reference to FIG.

図３の時刻Ｔ０において、入力信号ＩＮ１が“Ｌ”（＝ＧＮＤ）で安定しているとき、制御信号ＳＩ，ＳＯも“Ｌ”である。従って、ＰＭＯＳ１６，１８のゲートに与えられる信号ＳＣ，ＳＤは、それぞれ抵抗１９，２１を介して“Ｌ”となり、これらのＰＭＯＳ１６，１８はオン状態となっている。   At time T0 in FIG. 3, when the input signal IN1 is stable at “L” (= GND), the control signals SI and SO are also “L”. Accordingly, the signals SC and SD given to the gates of the PMOSs 16 and 18 become “L” via the resistors 19 and 21 respectively, and these PMOSs 16 and 18 are in the ON state.

ＮＭＯＳ１３のゲートには“Ｈ”（＝ＶＤＤ）が印加されるので、このＮＭＯＳ１３はオン状態となってノードＮＡの信号ＳＡは“Ｌ”である。一方、ＮＭＯＳ１４のゲートには“Ｌ”が印加されるので、このＮＭＯＳ１４はオフ状態である。ノードＮＡが“Ｌ”であるので、ＰＭＯＳ１７はオン状態となり、ノードＮＢの信号ＳＢは“Ｈ”（＝ＶＣＣ）である。これにより、ＰＭＯＳ１５はオフ状態となる。ノードＮＢの信号は、インバータ２３で反転され、“Ｌ”の出力信号ＯＵＴが出力される。   Since “H” (= VDD) is applied to the gate of the NMOS 13, the NMOS 13 is turned on and the signal SA of the node NA is “L”. On the other hand, since “L” is applied to the gate of the NMOS 14, the NMOS 14 is in an OFF state. Since the node NA is “L”, the PMOS 17 is turned on, and the signal SB of the node NB is “H” (= VCC). As a result, the PMOS 15 is turned off. The signal of the node NB is inverted by the inverter 23 and an “L” output signal OUT is output.

入力信号ＩＮ１が“Ｌ”から“Ｈ”への立ち上がる場合、この入力信号ＩＮ１の立ち上がりに先立ち、時刻Ｔ１において，制御信号ＳＩが“Ｈ”（＝ＶＤＤ）になる。制御信号ＳＩは制御回路３０でレベルシフトされ、制御信号ＳＯが“Ｈ”（＝ＶＣＣ）となる。このとき、ノードＮＡの信号ＳＡは“Ｌ”であるので、ＮＭＯＳ２０はオフ状態となっている。制御信号ＳＯは抵抗１９を介してＰＭＯＳ１６のゲートに与えられるので、信号ＳＣは比較的大きな時定数で“Ｌ”から“Ｈ”に変化する。一方、ノードＮＢの信号ＳＢは“Ｈ”であるので、ＮＭＯＳ２２はオン状態となっている。従って、制御信号ＳＯは、並列接続された抵抗２１とＮＭＯＳ２２を介してＰＭＯＳ１８のゲートに与えられるので、信号ＳＤは比較的小さな時定数で“Ｌ”から“Ｈ”に変化する。   When the input signal IN1 rises from “L” to “H”, the control signal SI becomes “H” (= VDD) at time T1 prior to the rise of the input signal IN1. The control signal SI is level-shifted by the control circuit 30, and the control signal SO becomes “H” (= VCC). At this time, since the signal SA of the node NA is “L”, the NMOS 20 is in an off state. Since the control signal SO is applied to the gate of the PMOS 16 via the resistor 19, the signal SC changes from "L" to "H" with a relatively large time constant. On the other hand, since the signal SB of the node NB is “H”, the NMOS 22 is in an ON state. Therefore, since the control signal SO is applied to the gate of the PMOS 18 via the resistor 21 and the NMOS 22 connected in parallel, the signal SD changes from “L” to “H” with a relatively small time constant.

信号ＳＣ，ＳＤが“Ｈ”に変化し、ＰＭＯＳ１６，１８がオフ状態になった後、時刻Ｔ２において、入力信号ＩＮ１が“Ｌ”から“Ｈ”（＝ＶＤＤ）に立ち上がると、まず入力信号ＩＮ１がインバータ１１で反転されてＮＭＯＳ１３のゲートに印加される信号が“Ｌ”に変化する。更に、インバータ１１の出力信号がインバータ１２で反転され、ＮＭＯＳ１４のゲートに印加される信号が“Ｈ”に変化する。   After the signals SC and SD change to “H” and the PMOSs 16 and 18 are turned off, at time T2, when the input signal IN1 rises from “L” to “H” (= VDD), first, the input signal IN1 Is inverted by the inverter 11 and the signal applied to the gate of the NMOS 13 changes to “L”. Further, the output signal of the inverter 11 is inverted by the inverter 12, and the signal applied to the gate of the NMOS 14 changes to "H".

ＮＭＯＳ１３のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ１３はオフ状態となる。更に、ＮＭＯＳ１４のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ１４がオン状態となり、ノードＮＢは“Ｈ”から“Ｌ”に変化する。これにより、ＰＭＯＳ１５はオン状態となる。ＰＭＯＳ１６がオフ状態となっているので、ノードＮＡは“Ｌ”のまま、電源電圧ＶＣＣ及び接地電圧ＧＮＤから切断されて浮遊状態となる。   When “L” is applied to the gate of the NMOS 13, the NMOS 13 is turned off. Further, when “H” is applied to the gate of the NMOS 14, the NMOS 14 is turned on, and the node NB changes from “H” to “L”. As a result, the PMOS 15 is turned on. Since the PMOS 16 is in the off state, the node NA remains at “L” and is disconnected from the power supply voltage VCC and the ground voltage GND and becomes in a floating state.

入力信号ＩＮ１が完全に立ち上がった後、時刻Ｔ３において、制御信号ＳＯが“Ｌ”となる。このとき、ノードＮＡの信号ＳＡとノードＮＢの信号ＳＢは共に“Ｌ”であるので、ＮＭＯＳ２０，２２は共にオフ状態となっている。制御信号ＳＯは、抵抗２１を介してＰＭＯＳ１８のゲートに与えられる。一方、制御信号ＳＯは、最初は抵抗１９を介してＰＭＯＳ１６のゲートにも与えられる。しかし、ＮＭＯＳ２０が徐々にオン状態になるため、途中からは抵抗１９とＮＭＯＳ２０を介して与えられる。これにより、信号ＳＣの方が信号ＳＤよりも速く遷移する。従って、ＰＭＯＳ１６のほうがＰＭＯＳ１８よりも速くオン状態になる。ＰＭＯＳ１６がオン状態になると、ノードＮＡの信号ＳＡが“Ｈ”となり、ＰＭＯＳ１７がオフ状態になる。   After the input signal IN1 completely rises, the control signal SO becomes “L” at time T3. At this time, since the signal SA of the node NA and the signal SB of the node NB are both “L”, the NMOSs 20 and 22 are both turned off. The control signal SO is given to the gate of the PMOS 18 through the resistor 21. On the other hand, the control signal SO is initially also supplied to the gate of the PMOS 16 via the resistor 19. However, since the NMOS 20 is gradually turned on, it is given through the resistor 19 and the NMOS 20 from the middle. As a result, the signal SC transitions faster than the signal SD. Accordingly, the PMOS 16 is turned on faster than the PMOS 18. When the PMOS 16 is turned on, the signal SA of the node NA becomes “H”, and the PMOS 17 is turned off.

入力信号ＩＮ１が“Ｈ”から“Ｌ”への立ち下がる場合も同様である。即ち、入力信号ＩＮ１の立ち下がりに先立ち、時刻Ｔ４において，制御信号ＳＩが“Ｈ”になり制御回路３０でレベルシフトされ、制御信号ＳＯが“Ｈ”となる。   The same applies when the input signal IN1 falls from "H" to "L". That is, prior to the fall of the input signal IN1, at time T4, the control signal SI becomes “H” and the level is shifted by the control circuit 30, and the control signal SO becomes “H”.

信号ＳＣ，ＳＤが“Ｈ”に変化し、ＰＭＯＳ１６，１８がオフ状態になった後、時刻Ｔ５において、入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がると、まず入力信号ＩＮ１がインバータ１１で反転されてＮＭＯＳ１３のゲートに印加される信号が“Ｈ”に変化し、更にインバータ１２で反転されて、ＮＭＯＳ１４のゲートに印加される信号が“Ｌ”に変化する。   After the signals SC and SD are changed to “H” and the PMOSs 16 and 18 are turned off, when the input signal IN1 falls from “H” to “L” at time T5, the input signal IN1 is first changed to the inverter 11. And the signal applied to the gate of the NMOS 13 is changed to “H”, and further inverted by the inverter 12, and the signal applied to the gate of the NMOS 14 is changed to “L”.

ＮＭＯＳ１３のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ１３はオン状態となり、ノードＮＡは“Ｈ”から“Ｌ”に変化する。これにより、ＰＭＯＳ１７はオン状態となる。更に、ＮＭＯＳ１４のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ１４がオフ状態となる。しかし、ＰＭＯＳ１８がオフ状態となっているので、ノードＮＢは“Ｌ”のまま、電源電圧ＶＣＣ及び接地電圧ＧＮＤから切断されて浮遊状態となる。   When “H” is applied to the gate of the NMOS 13, the NMOS 13 is turned on, and the node NA changes from “H” to “L”. As a result, the PMOS 17 is turned on. Furthermore, when “L” is applied to the gate of the NMOS 14, the NMOS 14 is turned off. However, since the PMOS 18 is in the OFF state, the node NB remains “L”, and is disconnected from the power supply voltage VCC and the ground voltage GND and becomes in a floating state.

入力信号ＩＮ１が完全に立ち下がった後、時刻Ｔ６において、制御信号ＳＯが“Ｌ”となる。このとき、ノードＮＡの信号ＳＡとノードＮＢの信号ＳＢは共に“Ｌ”であるので、ＮＭＯＳ２０，２２は共にオフ状態となっている。制御信号ＳＯは、抵抗１９を介してＰＭＯＳ１６のゲートに与えられる。一方、制御信号ＳＯは、最初は抵抗２１を介してＰＭＯＳ１８のゲートにも与えられる。しかし、ＮＭＯＳ２２が徐々にオン状態になるため、途中からは抵抗２１とＮＭＯＳ２２を介して与えられる。これにより、信号ＳＣの方が信号ＳＤよりも速く遷移する。従って、ＰＭＯＳ１８のほうがＰＭＯＳ１６よりも速くオン状態になる。ＰＭＯＳ１８がオン状態になると、ノードＮＢの信号ＳＢが“Ｈ”となり、ＰＭＯＳ１５がオフ状態になる。   After the input signal IN1 completely falls, the control signal SO becomes “L” at time T6. At this time, since the signal SA of the node NA and the signal SB of the node NB are both “L”, the NMOSs 20 and 22 are both turned off. The control signal SO is given to the gate of the PMOS 16 through the resistor 19. On the other hand, the control signal SO is first supplied to the gate of the PMOS 18 via the resistor 21. However, since the NMOS 22 is gradually turned on, it is given through the resistor 21 and the NMOS 22 from the middle. As a result, the signal SC transitions faster than the signal SD. Accordingly, the PMOS 18 is turned on faster than the PMOS 16. When the PMOS 18 is turned on, the signal SB of the node NB becomes “H”, and the PMOS 15 is turned off.

以上のように、この実施例１のレベルシフト回路１０１は、ノードＮＡが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１３がオフ状態であるため、このＮＭＯＳ１３を通る経路に貫通電流が発生しない。またその際、ＮＭＯＳ２０がオン状態となるので、信号ＳＣの方が信号ＳＤよりも速く立ち下がることになる。これにより、ノードＮＡの立ち上がり時間が従来に比べて速くなり、ＰＭＯＳ１７を素早くオフするため、ＮＭＯＳ１４を通る経路に発生する貫通電流も低減する。 As described above, the level shift circuit 10 1 of the first embodiment, when transitioning from "H" to the node NA is "L", since NMOS13 is off, a through current occurs in a path through this NMOS13 do not do. At this time, since the NMOS 20 is turned on, the signal SC falls faster than the signal SD. As a result, the rise time of the node NA becomes faster than the conventional one, and the PMOS 17 is quickly turned off, so that the through current generated in the path through the NMOS 14 is also reduced.

同様に、ノードＮＢが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１４がオフ状態であるため、このＮＭＯＳ１４を通る経路に貫通電流が発生しない。またその際、ＮＭＯＳ２２がオン状態となるので、信号ＳＤの方が信号ＳＣよりも速く立ち下がることになる。これにより、ノードＮＢの立ち上がり時間が従来に比べて速くなり、ＰＭＯＳ１５を素早くオフするため、ＮＭＯＳ１３を通る経路に発生する貫通電流も低減するという利点がある。   Similarly, when the node NB transitions from “L” to “H”, the NMOS 14 is in an OFF state, and therefore no through current is generated in the path passing through the NMOS 14. At this time, since the NMOS 22 is turned on, the signal SD falls faster than the signal SC. As a result, the rise time of the node NB is faster than in the prior art, and the PMOS 15 is quickly turned off, so that there is an advantage that the through current generated in the path passing through the NMOS 13 is also reduced.

なお、上記実施例１では、電源電圧ＶＤＤに対応した制御信号ＳＩをレベルシフトして、電源電圧ＶＣＣに対応する制御信号ＳＯを生成するために、従来方式のレベルシフト回路で構成された制御回路３０を有している。このため、制御信号ＳＩが変化する時に、制御回路３０で発生する貫通電流を避けることができない。しかしながら、複数のレベルシフト回路１０１〜１０ｎを共通の制御信号ＳＯで制御することにより、これらの複数のレベルシフト回路１０１〜１０ｎの貫通電流を抑制することができる。従って、複数のレベルシフト回路１０１〜１０ｎを共通の制御信号ＳＯで制御する場合に、貫通電流の総量を低減することが可能になる。 In the first embodiment, in order to level-shift the control signal SI corresponding to the power supply voltage VDD and generate the control signal SO corresponding to the power supply voltage VCC, a control circuit constituted by a conventional level shift circuit. 30. For this reason, when the control signal SI changes, the through current generated in the control circuit 30 cannot be avoided. However, by controlling the plurality of level shift circuits 10 1 to 10 n with the common control signal SO, it is possible to suppress the through current of the plurality of level shift circuits 10 1 to 10 n . Therefore, when the plurality of level shift circuits 10 1 to 10 n are controlled by the common control signal SO, the total amount of through current can be reduced.

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 電源電圧をＶＤＤ（＝５Ｖ）からＶＣＣ（＝２０Ｖ）へ上昇させるレベルシフト回路を説明したが、接地電圧をＧＮＤ（＝０Ｖ）から負電圧（例えば、−２０Ｖ）に下げるレベルシフト回路にも同様に適用することができる。
（２） 抵抗１９，２１に代えて、トランジスタを用いることもできる。
（３） インバータ１１，２３は、単なるバッファであるので省略することができる。 In addition, this invention is not limited to the said Example 1, A various deformation | transformation is possible. Examples of this modification include the following.
(1) Although the level shift circuit for increasing the power supply voltage from VDD (= 5V) to VCC (= 20V) has been described, the level shift circuit for decreasing the ground voltage from GND (= 0V) to a negative voltage (for example, −20V) It can be similarly applied to.
(2) Instead of the resistors 19 and 21, a transistor may be used.
(3) The inverters 11 and 23 are simply buffers and can be omitted.

図４は、本発明の実施例２を示すレベルシフト回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。   FIG. 4 is a configuration diagram of a level shift circuit showing the second embodiment of the present invention. Elements common to those in FIG. 1 are denoted by common reference numerals.

このレベルシフト回路は、図１中のＮＭＯＳ２０，２２に代えて、ゲートの接続箇所を変更したＮＭＯＳ２０Ａ，２２Ａを備えている。即ち、ＮＭＯＳ２０Ａのゲートには、入力信号ＩＮが与えられ、ＮＭＯＳ２２Ａのゲートには、インバータ１１で反転された入力信号ＩＮが与えられるようになっている。その他の構成は図１と同様である。   This level shift circuit includes NMOSs 20A and 22A in which gate connection locations are changed in place of the NMOSs 20 and 22 in FIG. That is, the input signal IN is given to the gate of the NMOS 20A, and the input signal IN inverted by the inverter 11 is given to the gate of the NMOS 22A. Other configurations are the same as those in FIG.

このレベルシフト回路の動作は基本的には図１と同様で、その信号波形は図３とほぼ同じである。   The operation of this level shift circuit is basically the same as that of FIG. 1, and the signal waveform thereof is almost the same as that of FIG.

即ち、入力信号ＩＮが“Ｌ”から“Ｈ”への立ち上がる場合、この入力信号ＩＮの立ち上がりに先立って制御信号ＳＯが“Ｈ”（＝ＶＣＣ）となる。その後、入力信号ＩＮが“Ｈ”（＝ＶＤＤ）になると、ノードＮＢの信号ＳＢは“Ｌ”となる。更に、制御信号ＳＯが“Ｌ”になると、ノードＮＡの信号ＳＡは“Ｈ”（＝ＶＣＣ）となる。   That is, when the input signal IN rises from “L” to “H”, the control signal SO becomes “H” (= VCC) prior to the rise of the input signal IN. Thereafter, when the input signal IN becomes “H” (= VDD), the signal SB of the node NB becomes “L”. Further, when the control signal SO becomes “L”, the signal SA of the node NA becomes “H” (= VCC).

ノードＮＡの信号ＳＡが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１３はオフ状態となっているので、このＮＭＯＳ１３を通る経路に貫通電流が流れない。また、この時点では、ＮＭＯＳ２０Ａはオン状態となっているので、信号ＳＣの方が信号ＳＤよりも速く立ち下がることになる。これにより、ノードＮＡの立ち上がり時間が従来のレベルシフト回路に比べて速くなり、ＰＭＯＳ１７及びＮＭＯＳ１４を通る経路に発生する貫通電流も低減する。また、実施例１では、時刻Ｔ３でＮＭＯＳ２０がオフからオン状態に変化するのに対し、この実施例２では、時刻Ｔ３の時点でＮＭＯＳ２０Ａは既にオン状態となっている。このため、信号ＳＡ，ＳＣの立ち上がりは実施例２の方が速くなり、貫通電流も低減する。   When the signal SA of the node NA transitions from “L” to “H”, the NMOS 13 is in an OFF state, and therefore no through current flows through the path through the NMOS 13. At this time, the NMOS 20A is in an ON state, so that the signal SC falls faster than the signal SD. As a result, the rise time of the node NA becomes faster than that of the conventional level shift circuit, and the through current generated in the path passing through the PMOS 17 and the NMOS 14 is also reduced. In the first embodiment, the NMOS 20 changes from the OFF state to the ON state at the time T3, whereas in the second embodiment, the NMOS 20A is already in the ON state at the time T3. For this reason, the rise of the signals SA and SC is faster in the second embodiment, and the through current is also reduced.

入力信号ＩＮが“Ｈ”から“Ｌ”へ立ち下がる場合も同様で、この入力信号ＩＮの立ち下がりに先立って制御信号ＳＯが“Ｈ”となる。その後、入力信号ＩＮが“Ｌ”になると、ノードＮＡの信号ＳＡは“Ｌ”となる。更に、制御信号ＳＯが“Ｌ”になると、ノードＮＢの信号ＳＢは“Ｈ”となる。   The same applies to the case where the input signal IN falls from “H” to “L”, and the control signal SO becomes “H” prior to the fall of the input signal IN. Thereafter, when the input signal IN becomes “L”, the signal SA of the node NA becomes “L”. Further, when the control signal SO becomes “L”, the signal SB of the node NB becomes “H”.

ノードＮＢの信号ＳＢが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１４はオフ状態となっているので、このＮＭＯＳ１４を通る経路に貫通電流が流れない。また、この時点では、ＮＭＯＳ２２Ａはオン状態となっているので、信号ＳＤの方が信号ＳＣよりも速く立ち下がることになる。これにより、ノードＮＢの立ち上がり時間が従来のレベルシフト回路に比べて速くなり、ＰＭＯＳ１５及びＮＭＯＳ１３を通る経路に発生する貫通電流も低減する。また、実施例１では、時刻Ｔ６でＮＭＯＳ２２がオフからオン状態に変化するのに対し、この実施例２では、時刻Ｔ６の時点でＮＭＯＳ２２Ａは既にオン状態となっている。このため、信号ＳＢ，ＳＤの立ち上がりは実施例２の方が速くなり、貫通電流も低減する。   When the signal SB of the node NB transitions from “L” to “H”, the NMOS 14 is in an off state, and therefore no through current flows through the path through the NMOS 14. At this time, the NMOS 22A is in the on state, so that the signal SD falls faster than the signal SC. As a result, the rise time of the node NB becomes faster than that of the conventional level shift circuit, and the through current generated in the path passing through the PMOS 15 and the NMOS 13 is also reduced. In the first embodiment, the NMOS 22 changes from the OFF state to the ON state at time T6, whereas in the second embodiment, the NMOS 22A is already in the ON state at time T6. For this reason, the rise of the signals SB and SD is faster in the second embodiment, and the through current is also reduced.

なお、この実施例２においても、上記実施例１における（１）〜（３）のような変形が可能である。但し、インバータ１１，１３を省略した場合には、インバータ１２の出力側をＮＭＯＳ２０Ａのゲートに接続する。   Also in the second embodiment, the modifications (1) to (3) in the first embodiment are possible. However, when the inverters 11 and 13 are omitted, the output side of the inverter 12 is connected to the gate of the NMOS 20A.

本発明の実施例１を示すレベルシフト回路の構成図である。It is a block diagram of the level shift circuit which shows Example 1 of this invention. 従来のレベルシフト回路の構成図である。It is a block diagram of the conventional level shift circuit. 図１の動作を示す信号波形図である。It is a signal waveform diagram which shows the operation | movement of FIG. 本発明の実施例２を示すレベルシフト回路の構成図である。It is a block diagram of the level shift circuit which shows Example 2 of this invention.

符号の説明Explanation of symbols

１０ レベルシフト回路
１１，１２，２３ インバータ
１３，１４，２０，２０Ａ，２２，２２Ａ ＮＭＯＳ
１５〜１８ ＰＭＯＳ
１９，２１ 抵抗
３０ 制御回路 10 level shift circuit 11, 12, 23 inverter 13, 14, 20, 20A, 22, 22A NMOS
15-18 PMOS
19, 21 resistance 30 control circuit

Claims (2)

第１電源電圧に対応する入力信号を第２電源電圧に対応するレベルに変換して出力するレベルシフト回路であって、
前記入力信号を反転して反転入力信号を生成するインバータと、
第１ノードと共通電位の間に接続され、前記入力信号でオン／オフされる第１のＮチャネルＭＯＳトランジスタと、
出力信号が出力される第２ノードと前記共通電位の間に接続され、前記反転入力信号でオン／オフされる第２のＮチャネルＭＯＳトランジスタと、
第３ノードと前記第１ノードの間に接続され、前記第２ノードの信号でオン／オフされる第１のＰチャネルＭＯＳトランジスタと、
第４ノードと前記第２ノードの間に接続され、前記第１ノードの信号でオン／オフされる第２のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第３ノードの間に接続され、第５ノードの信号でオン／オフされる第３のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第４ノードの間に接続され、第６ノードの信号でオン／オフされる第４のＰチャネルＭＯＳトランジスタと、
前記入力信号が変化する直前に前記第２電源電圧となり、該入力信号の変化が完了した後で前記共通電位に戻る制御信号が一端に与えられ、他端が前記第５ノードに接続された第１の抵抗と、
前記第１の抵抗に並列接続され、前記第１ノードの信号でオン／オフされる第３のＮチャネルＭＯＳトランジスタと、
前記制御信号が一端に与えられ、他端が前記第６ノードに接続された第２の抵抗と、
前記第２の抵抗に並列接続され、前記第２ノードの信号でオン／オフされる第４のＮチャネルＭＯＳトランジスタとを備え、
前記第１ノード及び第２ノードの信号の立ち下がりは前記入力信号の変化のタイミングに対応し、その立ち上がりは前記制御信号の立ち下がりのタイミングに対応することを特徴とするレベルシフト回路。 A level shift circuit for converting an input signal corresponding to a first power supply voltage into a level corresponding to a second power supply voltage and outputting the converted signal.
An inverter that inverts the input signal to generate an inverted input signal;
A first N-channel MOS transistor connected between a first node and a common potential and turned on / off by the input signal;
A second N-channel MOS transistor connected between the second node from which an output signal is output and the common potential and turned on / off by the inverted input signal;
A first P-channel MOS transistor connected between a third node and the first node and turned on / off by a signal of the second node;
A second P-channel MOS transistor connected between a fourth node and the second node and turned on / off by a signal of the first node;
A third P-channel MOS transistor connected between the second power supply voltage and the third node and turned on / off by a signal of a fifth node;
A fourth P-channel MOS transistor connected between the second power supply voltage and the fourth node and turned on / off by a signal of a sixth node;
A control signal that becomes the second power supply voltage immediately before the input signal changes, returns to the common potential after the change of the input signal is completed, is given to one end, and the other end is connected to the fifth node. 1 resistance,
A third N-channel MOS transistor connected in parallel to the first resistor and turned on / off by a signal of the first node;
A second resistor having the control signal applied to one end and the other end connected to the sixth node;
A fourth N-channel MOS transistor connected in parallel to the second resistor and turned on / off by a signal of the second node;
2. A level shift circuit according to claim 1, wherein a fall of the signals of the first node and the second node corresponds to a change timing of the input signal, and a rise thereof corresponds to a fall timing of the control signal. 第１電源電圧に対応する入力信号を第２電源電圧に対応するレベルに変換して出力するレベルシフト回路であって、
前記入力信号を反転して反転入力信号を生成するインバータと、
第１ノードと共通電位の間に接続され、前記入力信号でオン／オフされる第１のＮチャネルＭＯＳトランジスタと、
出力信号が出力される第２ノードと前記共通電位の間に接続され、前記反転入力信号でオン／オフされる第２のＮチャネルＭＯＳトランジスタと、
第３ノードと前記第１ノードの間に接続され、前記第２ノードの信号でオン／オフされる第１のＰチャネルＭＯＳトランジスタと、
第４ノードと前記第２ノードの間に接続され、前記第１ノードの信号でオン／オフされる第２のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第３ノードの間に接続され、第５ノードの信号でオン／オフされる第３のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第４ノードの間に接続され、第６ノードの信号でオン／オフされる第４のＰチャネルＭＯＳトランジスタと、
前記入力信号が変化する直前に前記第２電源電圧となり、該入力信号の変化が完了した後で前記共通電位に戻る制御信号が一端に与えられ、他端が前記第５ノードに接続された第１の抵抗と、
前記第１の抵抗に並列接続され、前記入力信号でオン／オフされる第３のＮチャネルＭＯＳトランジスタと、
前記制御信号が一端に与えられ、他端が前記第６ノードに接続された第２の抵抗と、
前記第２の抵抗に並列接続され、前記反転入力信号でオン／オフされる第４のＮチャネルＭＯＳトランジスタとを備え、
前記第１ノード及び第２ノードの信号の立ち下がりは前記入力信号の変化のタイミングに対応し、その立ち上がりは前記制御信号の立ち下がりのタイミングに対応することを特徴とするレベルシフト回路。 A level shift circuit for converting an input signal corresponding to a first power supply voltage into a level corresponding to a second power supply voltage and outputting the converted signal.
An inverter that inverts the input signal to generate an inverted input signal;
A first N-channel MOS transistor connected between a first node and a common potential and turned on / off by the input signal;
A second N-channel MOS transistor connected between the second node from which an output signal is output and the common potential and turned on / off by the inverted input signal;
A first P-channel MOS transistor connected between a third node and the first node and turned on / off by a signal of the second node;
A second P-channel MOS transistor connected between a fourth node and the second node and turned on / off by a signal of the first node;
A third P-channel MOS transistor connected between the second power supply voltage and the third node and turned on / off by a signal of a fifth node;
A fourth P-channel MOS transistor connected between the second power supply voltage and the fourth node and turned on / off by a signal of a sixth node;
A control signal that becomes the second power supply voltage immediately before the input signal changes, returns to the common potential after the change of the input signal is completed, is given to one end, and the other end is connected to the fifth node. 1 resistance,
A third N-channel MOS transistor connected in parallel to the first resistor and turned on / off by the input signal;
A second resistor having the control signal applied to one end and the other end connected to the sixth node;
A fourth N-channel MOS transistor connected in parallel to the second resistor and turned on / off by the inverted input signal;
2. A level shift circuit according to claim 1, wherein a fall of the signals of the first node and the second node corresponds to a change timing of the input signal, and a rise thereof corresponds to a fall timing of the control signal.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4922092B2 (en) * 2007-07-23 2012-04-25 ラピスセミコンダクタ株式会社 Level shift circuit
JP2009152754A (en) * 2007-12-19 2009-07-09 Nec Electronics Corp Level shifting circuit, and driver and display using it
JP5679803B2 (en) 2010-12-24 2015-03-04 京セラ株式会社 Portable electronic devices
JP5416260B2 (en) * 2012-08-13 2014-02-12 ルネサスエレクトロニクス株式会社 Level shift circuit and driver and display device using the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04269011A (en) * 1991-02-25 1992-09-25 Nec Corp Level shift circuit
JPH07106946A (en) * 1993-09-29 1995-04-21 Sony Corp Level shifter
JPH10190438A (en) * 1996-12-20 1998-07-21 Samsung Electron Co Ltd Level shifter
JP2003198358A (en) * 2001-12-26 2003-07-11 Ricoh Co Ltd Level shift circuit
JP2005260350A (en) * 2004-03-09 2005-09-22 Hitachi Information Technology Co Ltd Level shift circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04269011A (en) * 1991-02-25 1992-09-25 Nec Corp Level shift circuit
JPH07106946A (en) * 1993-09-29 1995-04-21 Sony Corp Level shifter
JPH10190438A (en) * 1996-12-20 1998-07-21 Samsung Electron Co Ltd Level shifter
JP2003198358A (en) * 2001-12-26 2003-07-11 Ricoh Co Ltd Level shift circuit
JP2005260350A (en) * 2004-03-09 2005-09-22 Hitachi Information Technology Co Ltd Level shift circuit

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