JP2007228330A - Level shifter circuit and semiconductor integrated circuit with same - Google Patents

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JP2007228330A JP2006047879A JP2006047879A JP2007228330A JP 2007228330 A JP2007228330 A JP 2007228330A JP 2006047879 A JP2006047879 A JP 2006047879A JP 2006047879 A JP2006047879 A JP 2006047879A JP 2007228330 A JP2007228330 A JP 2007228330A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a level shifter circuit capable of preventing a circuit element from being destroyed. <P>SOLUTION: The level shifter circuit 10 includes a level conversion circuit 20 and a protective circuit 30. The protective circuit 30 includes a power supply potential supply circuit 31 and a pull-down circuit 32. When a control signal is asserted, the power supply potential supply circuit 31 supplies the power to the level conversion circuit 20, and the level conversion circuit 20 generates an output signal obtained by converting the level of an input signal. When the control signal is negated, the power supply potential supply circuit 31 does not supply the power to the level conversion circuit 20, and the pull-down circuit 32 pulls down the output signal. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、レベルシフタ回路に関する。さらに、本発明は、そのようなレベルシフタ回路を具備する半導体集積回路に関する。   The present invention relates to a level shifter circuit. Furthermore, the present invention relates to a semiconductor integrated circuit having such a level shifter circuit.

従来のレベル変換回路について、図５を参照しながら説明する。図５に示す従来のレベル変換回路（下記の特許文献１の図１３に相当）において、Ｐ1、Ｐ2、Ｎ1及びＮ2は、それぞれＭＯＳ（Metal Oxide Semiconductor）型のトランジスタである。 A conventional level conversion circuit will be described with reference to FIG. In the conventional level conversion circuit shown in FIG. 5 (corresponding to FIG. 13 of Patent Document 1 below), P 1 , P 2 , N 1 and N 2 are each a MOS (Metal Oxide Semiconductor) type transistor.

Ｐ1とＮ1を直列にして高電位側電源ＶＤＤ1と低電位側電源ＶＳＳとの間に接続するとともに、Ｐ2とＮ2を直列にして同電源間に同様に接続する。Ｐ1とＮ1の間のノード１とＰ2のゲートとを共通にして、同ノード１から出力信号ＯＵＴAを取り出すとともに、Ｐ2とＮ2の間のノード２とＰ1のゲートとを共通にして、同ノード２から出力信号ＯＵＴBを取り出す。ＯＵＴAとＯＵＴBは逆相の関係にある。 P 1 and N 1 are connected in series between the high potential side power supply VDD 1 and the low potential side power supply VSS, and P 2 and N 2 are connected in series and similarly connected between the same power supplies. And the gate of the P 1 and node 1 between N 1 and P 2 in common, is taken out of the output signal OUT A from the node 1, and the gate node 2 and P 1 between P 2 and N 2 In common, the output signal OUT B is extracted from the node 2. OUT A and OUT B are in a reverse phase relationship.

Ｎ1のゲートには、入力信号ＩＮが与えられており、また、Ｎ2のゲートにはインバータゲート３の出力（ＩＮを反転させたもの。以下「ＩＮｘ」）が与えられている。ＩＮは、ＶＳＳ相当の電位からＶＤＤ相当の電位までの間を論理レベルとするものであり、ＶＳＳ＜ＶＤＤ＜ＶＤＤ1とすると、出力信号ＯＵＴA及びＯＵＴBの論理レベルは、ＶＳＳ〜ＶＤＤよりも広いＶＳＳ〜ＶＤＤ1の間で与えられる。 The input signal IN is given to the gate of N 1 , and the output of the inverter gate 3 (inverted IN, hereinafter “INx”) is given to the gate of N 2 . IN is a logic level between a potential corresponding to VSS and a potential corresponding to VDD. When VSS <VDD <VDD 1 , the logic levels of the output signals OUT A and OUT B are higher than VSS to VDD. given between wide VSS~VDD 1.

いま、ＩＮをＶＳＳにすると（言い換えればＩＮｘをＶＤＤにすると）、Ｎ2がオンしてＯＵＴB＝ＶＳＳになり、同時に、このＯＵＴBを受けてＰ1がオンし、ＯＵＴA＝ＶＤＤ1になる。一方、ＩＮをＶＤＤにすると、Ｎ1がオンしてＯＵＴA＝ＶＳＳになり、同時に、このＯＵＴAを受けてＰ2がオンし、ＯＵＴB＝ＶＤＤ1になる。 Now, if IN is set to VSS (in other words, INx is set to VDD), N 2 is turned on and OUT B = VSS, and at the same time, P 1 is turned on in response to OUT B , and OUT A = VDD 1 is set. Become. On the other hand, when IN is set to VDD, N 1 is turned on and OUT A = VSS, and at the same time, P 2 is turned on in response to OUT A and OUT B = VDD 1 .

すなわち、ＶＳＳからＶＤＤまでの間を論理レベルとする一の信号（ＩＮ）が、ＶＳＳからＶＤＤ1までの間を論理レベルとする他の信号（ＯＵＴA又はＯＵＴB）にレベル変換されることになる。
図５に示すレベル変換回路は、例えば、半導体集積回路のＩ／Ｏセル等に利用されている。 That is, one signal (IN) having a logic level between VSS and VDD is level-converted to another signal (OUT A or OUT B ) having a logic level between VSS and VDD 1. Become.
The level conversion circuit shown in FIG. 5 is used for, for example, an I / O cell of a semiconductor integrated circuit.

近年の半導体集積回路においては、低消費電力化、ＥＭＩ（electro magnetic interference）対策等のため、内部の使用／動作していない機能ブロックへの電源供給を停止することが行われている。電源供給が停止された機能ブロックからの出力信号は、一般に、ハイインピーダンス状態となる。   2. Description of the Related Art In recent semiconductor integrated circuits, power supply to function blocks that are not used / operated is stopped in order to reduce power consumption and prevent EMI (electro magnetic interference). An output signal from a functional block whose power supply has been stopped is generally in a high impedance state.

図５に示すレベル変換回路において、前段の機能ブロックへの電源供給が停止され、入力信号ＩＮ，ＩＮｘがハイインピーダンス状態となると、レベル変換回路のＶＤＤ1〜Ｐ1〜Ｎ1〜ＶＳＳの経路及び／又はＶＤＤ1〜Ｐ2〜Ｎ2〜ＶＳＳの経路に貫通電流が流れ、レベル変換回路内の素子の破壊等を招くことがある。また、入力信号ＩＮ，ＩＮｘがハイインピーダンス状態となると、出力信号ＯＵＴA、ＯＵＴBがハイインピーダンス状態となり得る。出力信号ＯＵＴA、ＯＵＴBがハイインピーダンス状態となると、後段の出力バッファ回路内に貫通電流が流れ、後段の出力バッファ回路内の素子の破壊等を招くことがある。 In the level conversion circuit shown in FIG. 5, when the power supply to the previous functional block is stopped and the input signals IN and INx are in a high impedance state, the VDD 1 to P 1 to N 1 to VSS paths of the level conversion circuit and / Or a through current may flow through the path of VDD 1 to P 2 to N 2 to VSS, which may cause destruction of elements in the level conversion circuit. When the input signals IN and INx are in a high impedance state, the output signals OUT A and OUT B can be in a high impedance state. When the output signals OUT A and OUT B are in a high impedance state, a through current flows in the output buffer circuit in the subsequent stage, which may cause destruction of elements in the output buffer circuit in the subsequent stage.

なお、関連する技術として、下記の特許文献２には、第１電源による狭論理振幅の入力信号を第２電源による広論理振幅の出力信号に変換するレベルシフト回路であって、入力信号によりスイッチング制御される第１導電型の第１のＭＩＳトランジスタと、入力信号の反転信号によりスイッチング制御される第１導電型の第２のＭＩＳトランジスタと、第１導電型の第１のＭＩＳトランジスタに直列しており、第１導電型の第２のＭＩＳトランジスタの閉成により閉成制御される第２導電型の第１のＭＩＳトランジスタと、第１導電型の第２のＭＩＳトランジスタに直列しており、第１導電型の第１のＭＩＳトランジスタの閉成により閉成制御される第２導電型の第２のＭＩＳトランジスタと、第１電源の起動時における電圧増加過程では第２導電型の第１のＭＩＳトランジスタ及び第２導電型の第２のＭＩＳトランジスタを強制的に開成維持せしめる強制開成制御手段を有することを特徴とするレベルシフト回路が掲載されている。
このレベルシフト回路は、電源立ち上げ時の貫通電流を抑制可能であるが、入力信号が継続的にハイインピーダンス状態であることに対応するものではない。 As a related technique, the following Patent Document 2 discloses a level shift circuit that converts an input signal having a narrow logic amplitude from a first power source into an output signal having a wide logic amplitude from a second power source. The first conductivity type first MIS transistor to be controlled, the first conductivity type second MIS transistor whose switching is controlled by the inverted signal of the input signal, and the first conductivity type first MIS transistor are connected in series. A second conductivity type first MIS transistor controlled to be closed by closing the first conductivity type second MIS transistor, and a first conductivity type second MIS transistor. The second conductivity type second MIS transistor controlled to be closed by closing the first conductivity type first MIS transistor, and the voltage increasing process at the time of starting the first power supply Level shift circuit and having a first MIS transistor and forced opening control means allowed to forcibly open maintain a second MIS transistor of a second conductivity-type conductivity can be found.
This level shift circuit can suppress a through current when the power is turned on, but does not correspond to the input signal being continuously in a high impedance state.

特開平８−２３７１０７号公報（第３頁、図１３）JP-A-8-237107 (page 3, FIG. 13) 特開平７−２３１２５２号公報（第１頁、図１）Japanese Unexamined Patent Publication No. 7-231252 (first page, FIG. 1)

そこで、上記の点に鑑み、本発明は、回路素子の破壊等を防止することが可能なレベルシフタ回路を提供することを目的とする。また、本発明はそのようなレベルシフタ回路を具備する半導体集積回路を提供することを更なる目的とする。   Therefore, in view of the above points, an object of the present invention is to provide a level shifter circuit capable of preventing destruction of circuit elements and the like. It is a further object of the present invention to provide a semiconductor integrated circuit having such a level shifter circuit.

以上の課題を解決するため、本発明に係るレベルシフタ回路は、前段の回路から供給される入力信号のレベルを変換して出力信号を生成するための第１の回路と、第１の回路及び／又は出力信号の供給を受ける後段の回路を保護するための第２の回路とを具備する。   In order to solve the above problems, a level shifter circuit according to the present invention includes a first circuit for converting the level of an input signal supplied from a preceding circuit to generate an output signal, a first circuit, and / or Or a second circuit for protecting a subsequent circuit that receives the output signal.

このレベルシフタ回路において、第２の回路が、外部から供給される制御信号がアサートされている場合に、第１の回路への電源の供給を行い、制御信号がネゲートされている場合に、第１の回路への電源の供給を行わないための第３の回路を含むこととしても良い。
また、第２の回路が、制御信号がネゲートされている場合に、出力信号を所定の電位にプルアップ又はプルダウンするための第４の回路を含むこととしても良い。 In this level shifter circuit, the second circuit supplies power to the first circuit when the control signal supplied from the outside is asserted, and the first circuit when the control signal is negated. A third circuit for not supplying power to the circuit may be included.
Further, the second circuit may include a fourth circuit for pulling up or pulling down the output signal to a predetermined potential when the control signal is negated.

また、制御信号が前段の回路への電源の供給を制御するための信号であり、制御信号がアサートされている場合に前段の回路への電源の供給が行われ、制御信号がネゲートされている場合に前段の回路への電源の供給が行われないこととしても良い。   Also, the control signal is a signal for controlling the supply of power to the previous circuit, and when the control signal is asserted, the power is supplied to the previous circuit and the control signal is negated. In some cases, power supply to the preceding circuit may not be performed.

また、第１の回路がレベル変換回路であることとしても良い。さらに、レベル変換回路が、ソースに第１の電源電位が供給される第１及び第２のＰチャネルトランジスタと、ソースが第１のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号が供給される第３のＰチャネルトランジスタと、ソースが第２のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号の反転信号が供給される第４のＰチャネルトランジスタと、ソースが第１のＰチャネルトランジスタのドレイン及び第３のＰチャネルトランジスタのソースに接続され、ゲートに入力信号が供給される第５のＰチャネルトランジスタと、ソースが第２のＰチャネルトランジスタのドレイン及び第４のＰチャネルトランジスタのソースに接続され、ゲートに入力信号の反転信号が供給される第６のＰチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第３のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号が供給される第１のＮチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第４のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号の反転信号が供給される第２のＮチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第５のＰチャネルトランジスタのドレイン及び第２のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに入力信号が供給される第３のＮチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第６のＰチャネルトランジスタのドレイン及び第１のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに入力信号の反転信号が供給される第４のＮチャネルトランジスタと、を含み、第３のＰチャネルトランジスタと第１のＮチャネルトランジスタとの接続点及び／又は第４のＰチャネルトランジスタと第２のＮチャネルトランジスタとの接続点から出力信号を外部に供給することとしても良い。   Further, the first circuit may be a level conversion circuit. Further, the level conversion circuit is connected to the first and second P-channel transistors whose source is supplied with the first power supply potential, the source is connected to the drain of the first P-channel transistor, and the gate is supplied with the input signal. A third P-channel transistor having a source connected to the drain of the second P-channel transistor, a gate supplied with an inverted signal of the input signal, and a source having the first P-channel transistor A fifth P-channel transistor connected to the drain of the second P-channel transistor and the source of the third P-channel transistor, and an input signal is supplied to the gate, and a source of the second P-channel transistor and the source of the fourth P-channel transistor A sixth P-channel transistor connected to the gate and supplied with an inverted signal of the input signal at the gate The first power supply potential is supplied to the source, the drain is connected to the drain of the third P-channel transistor, the input signal is supplied to the gate, and the second power supply potential is supplied to the source. Is supplied, the drain is connected to the drain of the fourth P-channel transistor, the second N-channel transistor is supplied with the inverted signal of the input signal at the gate, the second power supply potential is supplied to the source, and the drain is A third N-channel transistor connected to the drain of the fifth P-channel transistor and the gate of the second P-channel transistor and supplied with an input signal to the gate; a second power supply potential supplied to the source; Are connected to the drain of the sixth P-channel transistor and the gate of the first P-channel transistor, respectively. A fourth N-channel transistor whose gate is supplied with an inverted signal of the input signal, and a connection point between the third P-channel transistor and the first N-channel transistor and / or the fourth P-channel transistor and the fourth N-channel transistor. An output signal may be supplied to the outside from a connection point with two N-channel transistors.

また、本発明に係る半導体集積回路は、本発明に係るレベルシフタ回路を具備する。   The semiconductor integrated circuit according to the present invention includes the level shifter circuit according to the present invention.

以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路１０は、レベル変換回路２０と、保護回路３０とを含んでいる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, about the same component, it has shown with the same reference number.
FIG. 1 is a diagram showing an outline of a circuit configuration of a level shifter circuit according to the first embodiment of the present invention. The level shifter circuit 10 includes a level conversion circuit 20 and a protection circuit 30.

レベル変換回路２０は、先に説明した従来のレベル変換回路（図５参照）に似た回路構成を有している。レベル変換回路２０は、インバータＩＮＶ１を含んでおり、インバータＩＮＶ１は、ソース〜ドレイン経路が高電位側の電源電位ＬＶＤＤと低電位側の電源電位（ここでは、接地電位）ＶＳＳとの間に直列に接続されたＰチャネルトランジスタＱＰ１及びＮチャネルトランジスタＱＮ１を含んでいる。トランジスタＱＰ１，ＱＮ１のゲートには、電位レベルがＶＳＳ〜ＬＶＤＤである入力信号が、レベルシフタ回路１０の前段の回路から供給される。従って、インバータＩＮＶ１は、入力信号を論理反転した信号であって電位レベルがＶＳＳ〜ＬＶＤＤである信号（以下、「入力反転信号」という）を出力する。 The level conversion circuit 20 has a circuit configuration similar to the conventional level conversion circuit (see FIG. 5) described above. Level converting circuit 20 includes an inverter INV1, the inverter INV1, the source-drain paths supply potential LV DD and the low potential side of the power supply potential on the high potential side (here, the ground potential) between the V SS A P-channel transistor QP1 and an N-channel transistor QN1 connected in series are included. An input signal having a potential level of V SS to LV DD is supplied to the gates of the transistors QP 1 and QN 1 from a circuit preceding the level shifter circuit 10. Therefore, the inverter INV1 outputs a signal (hereinafter referred to as an “input inversion signal”) that is a signal obtained by logically inverting the input signal and has a potential level of V SS to LV DD .

レベル変換回路２０は、ＰチャネルトランジスタＱＰ２，ＱＰ３、ＮチャネルトランジスタＱＮ２，ＱＮ３を更に含んでいる。トランジスタＱＮ２のゲートには、入力信号が供給される。トランジスタＱＮ２のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ２のドレインは、トランジスタＱＰ２のドレイン及びトランジスタＱＰ３のゲートに接続されている。トランジスタＱＮ３のゲートには、入力反転信号が供給される。トランジスタＱＮ３のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ３のドレインは、トランジスタＱＰ３のドレイン及びトランジスタＱＰ２のゲートに接続されている。 Level conversion circuit 20 further includes P-channel transistors QP2 and QP3 and N-channel transistors QN2 and QN3. An input signal is supplied to the gate of the transistor QN2. The source of the transistor QN2 is connected to the ground potential V SS, the drain of the transistor QN2 is connected to the gate of the drain and the transistor QP3 of the transistor QP2. An input inversion signal is supplied to the gate of the transistor QN3. The source of the transistor QN3 is connected to the ground potential V SS, the drain of the transistor QN3 is connected to the gate of the drain and the transistor QP2 of the transistor QP3.

保護回路３０は、電源電位供給回路３１と、プルダウン回路３２とを含んでいる。
電源電位供給回路３１は、ＰチャネルトランジスタＱＰ４を含んでいる。トランジスタＱＰ４のゲートには、アクティブローの制御信号が外部から供給される。トランジスタＱＰ４のソースは、高電位側の電源電位ＨＶＤＤに接続されており、トランジスタＱＰ４のドレインは、トランジスタＱＰ２，ＱＰ３のソースに接続されている。 The protection circuit 30 includes a power supply potential supply circuit 31 and a pull-down circuit 32.
Power supply potential supply circuit 31 includes a P-channel transistor QP4. An active low control signal is externally supplied to the gate of the transistor QP4. The source of the transistor QP4 is connected to the power supply potential HV DD on the high potential side, and the drain of the transistor QP4 is connected to the sources of the transistors QP2 and QP3.

プルダウン回路３２は、ＮチャネルトランジスタＱＮ４を含んでいる。トランジスタＱＮ４のゲートには、制御信号が供給される。トランジスタＱＮ４のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ４のドレインは、トランジスタＱＰ３，ＱＮ３のドレインに接続されている。 The pull-down circuit 32 includes an N-channel transistor QN4. A control signal is supplied to the gate of the transistor QN4. The source of the transistor QN4 is connected to the ground potential V SS, the drain of the transistor QN4 is connected to the drain of the transistor QP3, QN3.

次に、レベルシフタ回路１０の動作について説明する。
制御信号がアサートされている場合（ローレベルの場合）、トランジスタＱＰ４はオン状態となり、トランジスタＱＰ２，ＱＰ３のソースに高電位側の電源電位ＨＶＤＤが供給される。 Next, the operation of the level shifter circuit 10 will be described.
When the control signal is asserted (in the case of the low level), the transistor QP4 is turned on, and the high potential side power supply potential HV DD is supplied to the sources of the transistors QP2 and QP3.

ここで、入力信号がハイレベル（電源電位ＬＶＤＤ）のとき、入力反転信号はローレベル（接地電位ＶＳＳ）となる。このとき、トランジスタＱＮ２はオン状態となり、トランジスタＱＰ３のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ３はオン状態となる。また、トランジスタＱＮ３はオフ状態となり、トランジスタＱＰ２は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ハイレベル（電源電位ＨＶＤＤ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。なお、制御信号がアサートされている場合、トランジスタＱＮ４はオフ状態となる。 Here, when the input signal is at a high level (power supply potential LV DD ), the input inversion signal is at a low level (ground potential V SS ). At this time, the transistor QN2 is turned on, a low level (ground potential V SS ) is supplied to the gate of the transistor QP3, and the transistor QP3 is turned on. Further, the transistor QN3 is turned off, and the transistor QP2 is turned off. Therefore, an output signal of high level (power supply potential HV DD ) is supplied to the subsequent circuit of the level shifter circuit 10 from the connection point between the transistors QP3 and QN3. Note that when the control signal is asserted, the transistor QN4 is turned off.

また、入力信号がローレベル（接地電位ＶＳＳ）のとき、入力反転信号はハイレベル（電源電位ＬＶＤＤ）となる。このとき、トランジスタＱＮ３はオン状態となり、トランジスタＱＰ２のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ２はオン状態となる。また、トランジスタＱＮ２はオフ状態となり、トランジスタＱＰ３は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ローレベル（接地電位ＶＳＳ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。 Further, when the input signal is at a low level (ground potential V SS ), the input inversion signal is at a high level (power supply potential LV DD ). At this time, the transistor QN3 is turned on, a low level (ground potential V SS ) is supplied to the gate of the transistor QP2, and the transistor QP2 is turned on. Further, the transistor QN2 is turned off, and the transistor QP3 is turned off. Therefore, an output signal of low level (ground potential V SS ) is supplied to a circuit subsequent to the level shifter circuit 10 from the connection point between the transistors QP3 and QN3.

一方、制御信号がネゲートされている場合（ハイレベルの場合）、トランジスタＱＰ４はオフ状態となり、トランジスタＱＰ２，ＱＰ３のソースには電源電位が供給されず、トランジスタＱＰ２，ＱＰ３，ＱＮ２，ＱＮ３は動作しない。このとき、入力信号がハイインピーダンスであっても、レベル変換回路２０内に貫通電流が流れることはない。また、制御信号がネゲートされている場合、トランジスタＱＮ４はオン状態となり、出力信号は接地電位ＶＳＳにプルダウンされるので、レベルシフタ回路１０の後段の回路内に貫通電流が流れることもない。 On the other hand, when the control signal is negated (when the level is high), the transistor QP4 is turned off, the power source potential is not supplied to the sources of the transistors QP2 and QP3, and the transistors QP2, QP3, QN2, and QN3 do not operate. . At this time, even if the input signal is high impedance, no through current flows in the level conversion circuit 20. Also, when the control signal is negated, the transistor QN4 is turned on, the output signal is pulled down to ground potential V SS, no through current flows in the circuit in the subsequent stage of the level shifter circuit 10.

ここで、制御信号として、レベルシフタ回路１０の前段の回路の電源のオン／オフを制御する信号を用いることとしても良い。すなわち、制御信号がアサートされている場合、レベルシフタ回路１０の前段の回路に電源が供給され、制御信号がネゲートされている場合、レベルシフタ回路１０の前段の回路に電源が供給されないこととしても良い。このようにすれば、制御信号がアサートされている間は、入力信号がハイインピーダンスになることがない。一方、制御信号がネゲートされている間は、入力信号がハイインピーダンスになることがあり得るが、レベル変換回路２０には高電位側の電源電位ＨＶＤＤが供給されないため、レベル変換回路２０内に貫通電流が流れることはない。また、プルダウン回路３２によって出力信号がプルダウンされるため、レベルシフタ回路１０の後段の回路に貫通電流が流れることもない。 Here, as the control signal, a signal for controlling ON / OFF of the power supply of the circuit preceding the level shifter circuit 10 may be used. That is, when the control signal is asserted, power is supplied to the circuit before the level shifter circuit 10, and when the control signal is negated, power is not supplied to the circuit before the level shifter circuit 10. In this way, the input signal does not become high impedance while the control signal is asserted. On the other hand, while the control signal is negated, the input signal may be in a high impedance state. However, since the power supply potential HV DD on the high potential side is not supplied to the level conversion circuit 20, No through current flows. Further, since the output signal is pulled down by the pull-down circuit 32, a through current does not flow through a circuit subsequent to the level shifter circuit 10.

なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。 In this embodiment, when the control signal is negated, the power supply potential of the inverter INV1 (here, LV DD and / or V SS ) may be cut off.

次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路４０は、先に説明した第１の実施形態におけるレベル変換回路２０に代えてレベル変換回路５０を含んでいる。 Next, a second embodiment of the present invention will be described.
FIG. 2 is a diagram showing an outline of the circuit configuration of the level shifter circuit according to the second embodiment of the present invention. The level shifter circuit 40 includes a level conversion circuit 50 instead of the level conversion circuit 20 in the first embodiment described above.

レベル変換回路５０は、インバータＩＮＶ１と、ＰチャネルトランジスタＱＰ５〜ＱＰ１０と、ＮチャネルトランジスタＱＮ５〜ＱＮ８とを含んでいる。インバータＩＮＶ１の回路構成は、図１に示されている。   Level conversion circuit 50 includes an inverter INV1, P channel transistors QP5 to QP10, and N channel transistors QN5 to QN8. The circuit configuration of the inverter INV1 is shown in FIG.

ＰチャネルトランジスタＱＰ５，ＱＰ６のソースには、電源電位供給回路３１から高電位側の電源電位ＨＶＤＤが供給される。
ＰチャネルトランジスタＱＰ７のソースは、ＰチャネルトランジスタＱＰ５のドレインに接続されており、ゲートには、入力信号が供給される。 The power supply potential HV DD on the high potential side is supplied from the power supply potential supply circuit 31 to the sources of the P-channel transistors QP5 and QP6.
The source of the P-channel transistor QP7 is connected to the drain of the P-channel transistor QP5, and an input signal is supplied to the gate.

ＰチャネルトランジスタＱＰ８のソースは、ＰチャネルトランジスタＱＰ６のドレインに接続されており、ゲートには、入力反転信号が供給される。
ＰチャネルトランジスタＱＰ９のソースは、ＰチャネルトランジスタＱＰ５のドレイン及びＰチャネルトランジスタＱＰ７のソースに接続されており、ゲートには、入力信号が供給される。 The source of the P channel transistor QP8 is connected to the drain of the P channel transistor QP6, and an input inversion signal is supplied to the gate.
The source of the P-channel transistor QP9 is connected to the drain of the P-channel transistor QP5 and the source of the P-channel transistor QP7, and an input signal is supplied to the gate.

ＰチャネルトランジスタＱＰ１０のソースは、ＰチャネルトランジスタＱＰ６のドレイン及びＰチャネルトランジスタＱＰ８のソースに接続されており、ゲートには、入力反転信号が供給される。
ＮチャネルトランジスタＱＮ５のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ７のドレインにそれぞれ接続されており、ゲートには、入力信号が供給される。ＮチャネルトランジスタＱＮ５のドレインとＰチャネルトランジスタＱＰ７のドレインとの接続点であるノードｎ３から、出力信号が外部回路に供給される。 The source of the P-channel transistor QP10 is connected to the drain of the P-channel transistor QP6 and the source of the P-channel transistor QP8, and an input inversion signal is supplied to the gate.
The source of the N-channel transistor QN5 is the ground potential V SS, a drain is connected to the drain of the P-channel transistor QP7, the gate input signal is supplied. An output signal is supplied to an external circuit from node n3, which is a connection point between the drain of N channel transistor QN5 and the drain of P channel transistor QP7.

ＮチャネルトランジスタＱＮ６のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ８のドレインにそれぞれ接続されており、ゲートには、入力反転信号が供給される。ＮチャネルトランジスタＱＮ６のドレインとＰチャネルトランジスタＱＰ８のドレインとの接続点であるノードｎ４から、出力信号の反転信号を出力可能である。
ＮチャネルトランジスタＱＮ７のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ６のドレインに、それぞれ接続されており、ゲートには、入力信号が供給される。ＮチャネルトランジスタＱＮ７のドレインとＰチャネルトランジスタＱＰ９のドレインとの接続点であるノードｎ１は、ＰチャネルトランジスタＱＰ６のゲートに接続されている。 The source of the N-channel transistor QN6 is the ground potential V SS, a drain is connected to the drain of the P-channel transistor QP8, to the gate, the input inversion signal is supplied. An inverted signal of the output signal can be output from a node n4 that is a connection point between the drain of the N-channel transistor QN6 and the drain of the P-channel transistor QP8.
The source of the N-channel transistor QN7 is in the ground potential V SS, a drain, the drain of the P-channel transistor QP6, are connected respectively, to the gate, the input signal is supplied. Node n1, which is a connection point between the drain of N channel transistor QN7 and the drain of P channel transistor QP9, is connected to the gate of P channel transistor QP6.

ＮチャネルトランジスタＱＮ８のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ１０のドレインに、それぞれ接続されており、ゲートには、入力反転信号が供給される。ＮチャネルトランジスタＱＮ８のドレインとＰチャネルトランジスタＱＰ１０のドレインとの接続点であるノードｎ２は、ＰチャネルトランジスタＱＰ５のゲートに接続されている。 The source of the N-channel transistor QN8 is the ground potential V SS, a drain, the drain of the P-channel transistor QP10, are connected respectively, to the gate, the input inversion signal is supplied. A node n2, which is a connection point between the drain of the N-channel transistor QN8 and the drain of the P-channel transistor QP10, is connected to the gate of the P-channel transistor QP5.

次に、レベル変換回路５０の動作について説明する。
制御信号がネゲートされている場合（ハイレベルの場合）、トランジスタＱＰ４はオフ状態となり、トランジスタＱＰ５，ＱＰ６のソースには電源電位が供給されず、レベル変換回路５０は動作しない。 Next, the operation of the level conversion circuit 50 will be described.
When the control signal is negated (high level), the transistor QP4 is turned off, the power supply potential is not supplied to the sources of the transistors QP5 and QP6, and the level conversion circuit 50 does not operate.

一方、制御信号がアサートされている場合（ローレベルの場合）、トランジスタＱＰ４はオン状態となり、トランジスタＱＰ５，ＱＰ６のソースに高電位側の電源電位ＨＶＤＤが供給され、レベル変換回路５０は動作する。 On the other hand, when the control signal is asserted (in the case of the low level), the transistor QP4 is turned on, the power supply potential HV DD on the high potential side is supplied to the sources of the transistors QP5 and QP6, and the level conversion circuit 50 operates. .

ここでは、初期において、入力信号がローレベル（接地電位ＶＳＳ）、入力反転信号がハイレベル（電源電位ＬＶＤＤ）、出力信号がハイレベル（電源電位ＨＶＤＤ）で安定しているものとする。そして、入力信号がローレベルからハイレベルに、入力反転信号がハイレベルからローレベルにそれぞれ変化すると、ＮチャネルトランジスタＱＮ５，ＱＮ７、及び、ＰチャネルトランジスタＱＰ８，ＱＰ１０がオン状態になり、ＮチャネルトランジスタＱＮ６，ＱＮ８、及び、ＰチャネルトランジスタＱＰ７，ＱＰ９がオフ状態になる。 Here, in the initial stage, it is assumed that the input signal is stable at the low level (ground potential V SS ), the input inversion signal is at the high level (power supply potential LV DD ), and the output signal is stable at the high level (power supply potential HV DD ). . When the input signal changes from the low level to the high level and the input inversion signal changes from the high level to the low level, the N-channel transistors QN5 and QN7 and the P-channel transistors QP8 and QP10 are turned on. QN6, QN8 and P-channel transistors QP7, QP9 are turned off.

ＮチャネルトランジスタＱＮ５がオン状態となり、ＰチャネルトランジスタＱＰ７がオフ状態となることにより、出力信号は、ハイレベル（電源電位ＨＶＤＤ）からローレベル（接地電位ＶＳＳ）に変化する。
また、ＮチャネルトランジスタＱＮ７がオン状態となることにより、ノードｎ１の電位は、接地電位ＶＳＳに降下してゆく。一方、ＮチャネルトランジスタＱＮ８がオフ状態となっても、ノードｎ２の電位は、ノードｎ１の電位に依存するため、ノードｎ１の電位が十分に降下するまで変化しない。 When the N channel transistor QN5 is turned on and the P channel transistor QP7 is turned off, the output signal changes from a high level (power supply potential HV DD ) to a low level (ground potential V SS ).
Further, by N-channel transistor QN7 is turned on, the potential of the node n1, slide into drops to the ground potential V SS. On the other hand, even if N-channel transistor QN8 is turned off, the potential at node n2 does not change until the potential at node n1 drops sufficiently because it depends on the potential at node n1.

ノードｎ１の電位が十分に降下すると、ＰチャネルトランジスタＱＰ６がオン状態となり、ＰチャネルトランジスタＱＰ６のドレイン、ＰチャネルトランジスタＱＰ８のソース、及び、ＰチャネルトランジスタＱＰ１０のソースの接続点であるノードｎ６の電位は、高電位側の電源電位ＨＶＤＤに上昇する。このとき、先に説明したようにＮチャネルトランジスタＱＮ６，ＱＮ８がオフ状態に、ＰチャネルトランジスタＱＰ８，ＱＰ１０がオン状態になっているため、ノードｎ２、ｎ４の電位は、ローレベル（接地電位ＶＳＳ）からハイレベル（電源電位ＨＶＤＤ）に変化する。また、ノードｎ２の電位の上昇を受けて、ＰチャネルトランジスタＱＰ５は、オフ状態になる。 When the potential of node n1 drops sufficiently, P-channel transistor QP6 is turned on, and the potential of node n6, which is a connection point between the drain of P-channel transistor QP6, the source of P-channel transistor QP8, and the source of P-channel transistor QP10. Rises to the power supply potential HV DD on the high potential side. At this time, as described above, since the N-channel transistors QN6 and QN8 are in the OFF state and the P-channel transistors QP8 and QP10 are in the ON state, the potentials of the nodes n2 and n4 are low level (the ground potential V SS ) To a high level (power supply potential HV DD ). Further, in response to the rise in the potential of node n2, P channel transistor QP5 is turned off.

次に、入力信号がハイレベル（電源電位ＬＶＤＤ）からローレベル（接地電位ＶＳＳ）に、入力反転信号がローレベル（接地電位ＶＳＳ）からハイレベル（電源電位ＬＶＤＤ）にそれぞれ変化すると、ＮチャネルトランジスタＱＮ５，ＱＮ７、及び、ＰチャネルトランジスタＱＰ８，ＱＰ１０がオフ状態になり、ＮチャネルトランジスタＱＮ６，ＱＮ８、及び、ＰチャネルトランジスタＱＰ７，ＱＰ９がオン状態になる。 Next, when the input signal changes from a high level (power supply potential LV DD ) to a low level (ground potential V SS ), and the input inversion signal changes from a low level (ground potential V SS ) to a high level (power supply potential LV DD ). , N channel transistors QN5, QN7 and P channel transistors QP8, QP10 are turned off, and N channel transistors QN6, QN8 and P channel transistors QP7, QP9 are turned on.

ＮチャネルトランジスタＱＮ６がオン状態となり、ＰチャネルトランジスタＱＰ８がオフ状態となることにより、ノードｎ４の電位は、ハイレベル（電源電位ＨＶＤＤ）からローレベル（接地電位ＶＳＳ）に変化する。
また、ＮチャネルトランジスタＱＮ８がオン状態となることにより、ノードｎ２の電位は、接地電位ＶＳＳに降下してゆく。一方、ＮチャネルトランジスタＱＮ７がオフ状態となっても、ノードｎ１の電位は、ノードｎ２の電位に依存するため、ノードｎ２の電位が十分に降下するまで変化しない。 When N channel transistor QN6 is turned on and P channel transistor QP8 is turned off, the potential of node n4 changes from a high level (power supply potential HV DD ) to a low level (ground potential V SS ).
Further, by N-channel transistor QN8 is turned on, the potential of the node n2, slide into drops to the ground potential V SS. On the other hand, even when N channel transistor QN7 is turned off, the potential of node n1 does not change until the potential of node n2 sufficiently drops because it depends on the potential of node n2.

ノードｎ２の電位が十分に降下すると、ＰチャネルトランジスタＱＰ５がオン状態となり、ＰチャネルトランジスタＱＰ５のドレイン、ＰチャネルトランジスタＱＰ７のソース、及び、ＰチャネルトランジスタＱＰ９のソースの接続点であるノードｎ５の電位は、高電位側の電源電位ＨＶＤＤに上昇する。このとき、先に説明したようにＮチャネルトランジスタＱＮ５，ＱＮ７がオフ状態に、ＰチャネルトランジスタＱＰ７，ＱＰ９がオン状態になっているため、ノードｎ１、ｎ３の電位は、ローレベル（接地電位ＶＳＳ）からハイレベル（電源電位ＨＶＤＤ）に変化し、出力信号はハイレベル（電源電位ＨＶＤＤ）となる。また、ノードｎ１の電位の上昇を受けて、ＰチャネルトランジスタＱＰ６がオフ状態になる。 When the potential of node n2 drops sufficiently, P-channel transistor QP5 is turned on, and the potential of node n5, which is the connection point between the drain of P-channel transistor QP5, the source of P-channel transistor QP7, and the source of P-channel transistor QP9. Rises to the power supply potential HV DD on the high potential side. At this time, as described above, since the N-channel transistors QN5 and QN7 are off and the P-channel transistors QP7 and QP9 are on, the potentials of the nodes n1 and n3 are low (ground potential V SS ) To high level (power supply potential HV DD ), and the output signal becomes high level (power supply potential HV DD ). Further, in response to the rise in the potential of node n1, P channel transistor QP6 is turned off.

このように、レベル変換回路５０においては、出力信号を外部回路に供給するためのノードｎ３及びｎ４と、レベル変換回路５０内部を制御するためのノードｎ１及びｎ２とを分離している。そして、ノードｎ１の電位を引き下げるＮチャネルトランジスタＱＮ７とノードｎ３の電位を引き下げるＮチャネルトランジスタＱＮ５とを別個に有しており、さらに、ノードｎ２の電位を引き下げるＮチャネルトランジスタＱＮ８とノードｎ４の電位を引き下げるＮチャネルトランジスタＱＮ６とを別個に有している。   Thus, in the level conversion circuit 50, the nodes n3 and n4 for supplying the output signal to the external circuit and the nodes n1 and n2 for controlling the inside of the level conversion circuit 50 are separated. N channel transistor QN7 that lowers the potential of node n1 and N channel transistor QN5 that lowers the potential of node n3 are separately provided. Further, the potentials of N channel transistor QN8 and node n4 that lower the potential of node n2 are reduced. An N channel transistor QN6 to be pulled down is separately provided.

このレベル変換回路５０において、出力信号の立ち上がり速度は、ＰチャネルトランジスタＱＰ５〜ＱＰ８のドライブ能力に依存する。ＰチャネルトランジスタＱＰ５〜ＱＰ８のドライブ能力を大きくすることにより、出力信号の立ち上がりを早めることができる。
また、出力信号の立ち下がり速度は、ＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力に依存する。ＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力を大きくすることにより、出力信号の立ち下がりを早めることができる。 In level conversion circuit 50, the rising speed of the output signal depends on the drive capability of P channel transistors QP5 to QP8. Increasing the drive capability of the P channel transistors QP5 to QP8 can accelerate the rise of the output signal.
The falling speed of the output signal depends on the drive capability of N-channel transistors QN5 and QN6. Increasing the drive capability of N-channel transistors QN5 and QN6 can accelerate the fall of the output signal.

先に説明した従来のレベル変換回路（図５参照）においては、Ｐ1（Ｐ2）のサイズを大きくすることによって、ＯＵＴA（ＯＵＴB）の立ち上がりを早くすることができるが、反面、Ｐ1とＮ1（Ｐ2とＮ2）のサイズ比が小さくなり、Ｎ1（Ｎ2）のドライブ能力（ＯＵＴA又はＯＵＴBをＶＳＳに引き下げるための能力）が相対的に不足することにより、ＯＵＴA（ＯＵＴB）の立ち下がりが遅くなるという不都合を招く。   In the conventional level conversion circuit (see FIG. 5) described above, the rise of OUTA (OUTB) can be accelerated by increasing the size of P1 (P2). However, on the other hand, P1 and N1 (P2) And N2) are reduced in size, and the drive capacity of N1 (N2) (the ability to lower OUTA or OUTB to VSS) is relatively insufficient, resulting in a slow falling of OUTA (OUTB). Invite.

これに対し、レベル変換回路５０においては、ＰチャネルトランジスタＱＰ５とＮチャネルトランジスタＱＮ７との間にＰチャネルトランジスタＱＰ９を、ＰチャネルトランジスタＱＰ６とＮチャネルトランジスタＱＮ８との間にＰチャネルトランジスタＱＰ１０をそれぞれ挿入している。ＰチャネルトランジスタＰ５及びＰ６のソース〜ドレイン間抵抗は、ゲート電位がローレベルの場合数十Ω〜数百Ω程度、ゲート電位がハイレベルの場合数十Ω〜数百ｋΩ程度となる。そのため、これらのＰチャネルトランジスタＱＰ９及びＱＰ１０のソース〜ドレイン間抵抗による電位降下により、ＰチャネルトランジスタＱＰ５及びＱＰ６並びにＮチャネルトランジスタＱＮ７及びＱＮ８のサイズにかかわらず、ノードｎ１及びノードｎ２をローレベルとすることができる。従って、ＰチャネルトランジスタＱＰ５〜ＱＰ８のドライブ能力決定に当たっては、出力信号の立ち上がり特性だけを考慮すればよい。また、ＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力決定に当たっては、出力信号の立ち下がり特性だけを考慮すればよい。従って、出力信号の立ち下がりと立ち上がりを共に早くすることができる。   In contrast, in level conversion circuit 50, P-channel transistor QP9 is inserted between P-channel transistor QP5 and N-channel transistor QN7, and P-channel transistor QP10 is inserted between P-channel transistor QP6 and N-channel transistor QN8, respectively. is doing. The source-drain resistances of the P-channel transistors P5 and P6 are about several tens of ohms to several hundreds Ω when the gate potential is at a low level, and about several tens of ohms to several hundreds kΩ when the gate potential is at a high level. Therefore, due to the potential drop due to the source-drain resistance of these P channel transistors QP9 and QP10, the nodes n1 and n2 are set to the low level regardless of the sizes of the P channel transistors QP5 and QP6 and the N channel transistors QN7 and QN8. be able to. Therefore, in determining the drive capability of the P-channel transistors QP5 to QP8, only the rising characteristics of the output signal need be considered. In determining the drive capability of the N-channel transistors QN5 and QN6, only the falling characteristics of the output signal need be considered. Therefore, both the fall and rise of the output signal can be accelerated.

また、ＰチャネルトランジスタＱＰ５〜ＱＰ８並びにＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力を大きくすることにより、出力信号の負荷回路による影響を小さくすることができる。また、ＰチャネルトランジスタＱＰ５〜ＱＰ８並びにＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力を必要に応じて変更することができ、設計上の自由度を高くすることができる。   Further, by increasing the drive capability of P channel transistors QP5 to QP8 and N channel transistors QN5 and QN6, the influence of the output signal on the load circuit can be reduced. In addition, the drive capability of P channel transistors QP5 to QP8 and N channel transistors QN5 and QN6 can be changed as necessary, and the degree of freedom in design can be increased.

なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１（図１参照）の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。 In the present embodiment, when the control signal is negated, the power supply potential (here, LV DD and / or V SS ) of the inverter INV1 (see FIG. 1) may be cut off.

次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路６０は、レベル変換回路７０と、保護回路８０とを含んでいる。保護回路８０は、電源電位供給回路８１と、プルアップ回路８２とを含んでいる。 Next, a third embodiment of the present invention will be described.
FIG. 3 is a diagram showing an outline of the circuit configuration of the level shifter circuit according to the third embodiment of the present invention. The level shifter circuit 60 includes a level conversion circuit 70 and a protection circuit 80. Protection circuit 80 includes a power supply potential supply circuit 81 and a pull-up circuit 82.

先に説明した第１，第２の実施形態においては、制御信号はアクティブローであったが、本実施形態では、制御信号はアクティブハイとなっている。   In the first and second embodiments described above, the control signal is active low, but in this embodiment, the control signal is active high.

レベル変換回路７０の回路構成は、先に説明したレベル変換回路２０（図１参照）とほぼ同様であるが、トランジスタＱＰ２，ＱＰ３のソースが高電位側の電源電位ＨＶＤＤに接続されており、トランジスタＱＮ２，ＱＮ３のソースが電源電位供給回路８１に接続されている点が異なっている。 The circuit configuration of the level conversion circuit 70 is substantially the same as that of the level conversion circuit 20 (see FIG. 1) described above, but the sources of the transistors QP2 and QP3 are connected to the power supply potential HV DD on the high potential side. The difference is that the sources of the transistors QN2 and QN3 are connected to the power supply potential supply circuit 81.

電源電位供給回路８１は、ＮチャネルトランジスタＱＮ１１を含んでいる。トランジスタＱＮ１１のゲートには、制御信号が外部から供給される。トランジスタＱＮ１１のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ１１のドレインは、トランジスタＱＮ２，ＱＮ３のソースに接続されている。 Power supply potential supply circuit 81 includes an N channel transistor QN11. A control signal is supplied to the gate of the transistor QN11 from the outside. The source of the transistor QN11 is connected to the ground potential V SS, the drain of the transistor QN11 is connected to the source of the transistor QN2, QN3.

プルアップ回路８２は、ＰチャネルトランジスタＱＰ１１を含んでいる。トランジスタＱＰ１１のゲートには、制御信号が供給される。トランジスタＱＰ１１のソースは、高電位側の電源電位ＨＶＤＤに接続されており、トランジスタＱＰ１１のドレインは、トランジスタＱＰ３，ＱＮ３のドレインに接続されている。 Pull-up circuit 82 includes a P-channel transistor QP11. A control signal is supplied to the gate of the transistor QP11. The source of the transistor QP11 is connected to the power supply potential HV DD on the high potential side, and the drain of the transistor QP11 is connected to the drains of the transistors QP3 and QN3.

次に、レベルシフタ回路６０の動作について説明する。
制御信号がアサートされている場合（ハイレベルの場合）、トランジスタＱＮ１１はオン状態となり、トランジスタＱＮ２，ＱＮ３のソースに接地電位ＶＳＳが供給される。 Next, the operation of the level shifter circuit 60 will be described.
If the control signal is asserted (if high), transistor QN11 is turned on and the ground potential V SS to the source of the transistor QN2, QN3 are supplied.

ここで、入力信号がハイレベル（電源電位ＬＶＤＤ）のとき、入力反転信号はローレベル（接地電位ＶＳＳ）となる。このとき、トランジスタＱＮ２はオン状態となり、トランジスタＱＰ３のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ３はオン状態となる。また、トランジスタＱＮ３はオフ状態となり、トランジスタＱＰ２は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ハイレベル（電源電位ＨＶＤＤ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。なお、制御信号がアサートされている場合、トランジスタＱＰ１１は、オフ状態となる。 Here, when the input signal is at a high level (power supply potential LV DD ), the input inversion signal is at a low level (ground potential V SS ). At this time, the transistor QN2 is turned on, a low level (ground potential V SS ) is supplied to the gate of the transistor QP3, and the transistor QP3 is turned on. Further, the transistor QN3 is turned off, and the transistor QP2 is turned off. Therefore, an output signal of high level (power supply potential HV DD ) is supplied to the subsequent circuit of the level shifter circuit 10 from the connection point between the transistors QP3 and QN3. Note that when the control signal is asserted, the transistor QP11 is turned off.

また、入力信号がローレベル（接地電位ＶＳＳ）のとき、入力反転信号はハイレベル（電源電位ＬＶＤＤ）となる。このとき、トランジスタＱＮ３はオン状態となり、トランジスタＱＰ２のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ２はオン状態となる。また、トランジスタＱＮ２はオフ状態となり、トランジスタＱＰ３は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ローレベル（接地電位ＶＳＳ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。 Further, when the input signal is at a low level (ground potential V SS ), the input inversion signal is at a high level (power supply potential LV DD ). At this time, the transistor QN3 is turned on, a low level (ground potential V SS ) is supplied to the gate of the transistor QP2, and the transistor QP2 is turned on. Further, the transistor QN2 is turned off, and the transistor QP3 is turned off. Therefore, an output signal of low level (ground potential V SS ) is supplied to a circuit subsequent to the level shifter circuit 10 from the connection point between the transistors QP3 and QN3.

一方、制御信号がネゲートされている場合（ローレベルの場合）、トランジスタＱＮ１１はオフ状態となり、トランジスタＱＮ２，ＱＮ３のソースには接地電位ＶＳＳが供給されず、レベル変換回路７０は動作しない。このとき、入力信号がハイインピーダンスであっても、レベル変換回路７０内に貫通電流が流れることはない。また、制御信号がネゲートされている場合、トランジスタＱＰ１１はオン状態となり、出力信号は電源電位ＨＶＤＤにプルアップされるので、レベルシフタ回路６０の後段の回路内に貫通電流が流れることもない。 On the other hand, (in the case of low level) when the control signal is negated, the transistor QN11 is turned off, the source of the transistor QN2, QN3 is not supplied with the ground potential V SS, the level conversion circuit 70 does not operate. At this time, no through current flows through the level conversion circuit 70 even if the input signal is high impedance. When the control signal is negated, the transistor QP11 is turned on and the output signal is pulled up to the power supply potential HV DD , so that no through current flows in the circuit subsequent to the level shifter circuit 60.

ここで、制御信号として、レベルシフタ回路６０の前段の回路の電源のオン／オフを制御する信号を用いることとしても良い。すなわち、制御信号がアサートされている場合、レベルシフタ回路６０の前段の回路に電源が供給され、制御信号がネゲートされている場合、レベルシフタ回路６０の前段の回路に電源が供給されないこととしても良い。このようにすれば、制御信号がアサートされている間は、入力信号がハイインピーダンスになることがない。一方、制御信号がネゲートされている間、入力信号がハイインピーダンスになることがあり得るが、レベル変換回路７０には接地電位ＶＳＳが供給されないため、レベル変換回路７０内に貫通電流が流れることはない。また、プルアップ回路８２によって出力信号がプルアップされるため、レベルシフタ回路６０の後段の回路に貫通電流が流れることもない。 Here, as the control signal, a signal for controlling on / off of the power supply of the circuit in the previous stage of the level shifter circuit 60 may be used. That is, when the control signal is asserted, power is supplied to the circuit before the level shifter circuit 60, and when the control signal is negated, power is not supplied to the circuit before the level shifter circuit 60. In this way, the input signal does not become high impedance while the control signal is asserted. On the other hand, while the control signal is negated, the input signal may become high impedance. However, since the ground potential VSS is not supplied to the level conversion circuit 70, a through current flows in the level conversion circuit 70. There is no. Further, since the output signal is pulled up by the pull-up circuit 82, a through current does not flow in a circuit subsequent to the level shifter circuit 60.

なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。 In this embodiment, when the control signal is negated, the power supply potential of the inverter INV1 (here, LV DD and / or V SS ) may be cut off.

次に、本発明の第４の実施形態について説明する。
図４は、本発明の第４の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路９０は、先に説明した第３の実施形態におけるレベル変換回路７０に代えてレベル変換回路１００を含んでいる。 Next, a fourth embodiment of the present invention will be described.
FIG. 4 is a diagram showing an outline of a circuit configuration of a level shifter circuit according to the fourth embodiment of the present invention. The level shifter circuit 90 includes a level conversion circuit 100 instead of the level conversion circuit 70 in the third embodiment described above.

レベル変換回路１００の回路構成は、先に説明したレベル変換回路５０（図２参照）とほぼ同様であるが、ＰチャネルトランジスタＱＰ５，ＱＰ６のソースが高電位側の電源電位に接続されており、ＮチャネルトランジスタＱＮ５〜ＱＮ８のソースが電源電位供給回路８１に接続されている点が異なっている。   The circuit configuration of the level conversion circuit 100 is substantially the same as that of the level conversion circuit 50 described above (see FIG. 2), but the sources of the P-channel transistors QP5 and QP6 are connected to the power supply potential on the high potential side. The difference is that the sources of N-channel transistors QN5 to QN8 are connected to power supply potential supply circuit 81.

制御信号がネゲートされている場合（ローレベルの場合）、トランジスタＱＮ１１はオフ状態となり、トランジスタＱＮ５〜ＱＮ８のソースには接地電位ＶＳＳが供給されず、レベル変換回路１００は動作しない。このとき、入力信号がハイインピーダンスであっても、レベル変換回路１００内に貫通電流が流れることはない。また、制御信号がネゲートされている場合、トランジスタＱＰ１１はオン状態となり、出力信号は電源電位ＨＶＤＤにプルアップされるので、レベルシフタ回路９０の後段の回路内に貫通電流が流れることもない。 If the control signal is negated (for low level), the transistor QN11 is turned off, the source of the transistor QN5~QN8 is not supplied with the ground potential V SS, the level conversion circuit 100 does not operate. At this time, even if the input signal is high impedance, no through current flows in the level conversion circuit 100. When the control signal is negated, the transistor QP11 is turned on, and the output signal is pulled up to the power supply potential HV DD , so that no through current flows in the circuit subsequent to the level shifter circuit 90.

一方、制御信号がアサートされている場合（ハイレベルの場合）、トランジスタＱＮ１１はオン状態となり、トランジスタＱＮ２，ＱＮ３のソースに接地電位ＶＳＳが供給され、レベル変換回路１００は、先に説明したレベル変換回路５０（図２参照）と同様に動作する。なお、制御信号がアサートされている場合、トランジスタＱＰ１１はオフ状態となる。 On the other hand, (in the case of high level) when the control signal is asserted, transistor QN11 is turned on, the ground potential V SS is supplied to the source of the transistor QN2, QN3, the level conversion circuit 100, the level previously described It operates in the same manner as the conversion circuit 50 (see FIG. 2). When the control signal is asserted, the transistor QP11 is turned off.

なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。 In this embodiment, when the control signal is negated, the power supply potential of the inverter INV1 (here, LV DD and / or V SS ) may be cut off.

本発明は、レベルシフタ回路において利用可能である。このレベルシフタ回路は、半導体集積回路において、例えば、Ｉ／Ｏセル等に利用可能である。   The present invention can be used in a level shifter circuit. This level shifter circuit can be used in, for example, an I / O cell in a semiconductor integrated circuit.

本発明の第１の実施形態に係るレベルシフタ回路の回路の概要を示す図。1 is a diagram showing an outline of a circuit of a level shifter circuit according to a first embodiment of the present invention. 本発明の第２の実施形態に係るレベルシフタ回路の回路の概要を示す図。The figure which shows the outline | summary of the circuit of the level shifter circuit which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係るレベルシフタ回路の回路の概要を示す図。The figure which shows the outline | summary of the circuit of the level shifter circuit which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係るレベルシフタ回路の回路の概要を示す図。The figure which shows the outline | summary of the circuit of the level shifter circuit which concerns on the 4th Embodiment of this invention. 従来のレベル変換回路を示す図。The figure which shows the conventional level conversion circuit.

符号の説明Explanation of symbols

１０，４０，６０，９０ レベルシフタ回路、 ２０，５０，７０，１００ レベル変換回路、 ３０，８０ 保護回路、 ３１，８１ 電源電位供給回路、 ３２ プルダウン回路、 ８２ プルアップ回路、 ＩＮＶ１ インバータ、 ＱＰ１，ＱＰ２，… Ｐチャネルトランジスタ、 ＱＮ１，ＱＮ２，… Ｎチャネルトランジスタ   10, 40, 60, 90 level shifter circuit, 20, 50, 70, 100 level conversion circuit, 30, 80 protection circuit, 31, 81 power supply potential supply circuit, 32 pull-down circuit, 82 pull-up circuit, INV1 inverter, QP1, QP2 , ... P-channel transistors, QN1, QN2, ... N-channel transistors

Claims (7)

前段の回路から供給される入力信号のレベルを変換して出力信号を生成するための第１の回路と、
前記第１の回路及び／又は前記出力信号の供給を受ける後段の回路を保護するための第２の回路と、
を具備する、レベルシフタ回路。 A first circuit for converting the level of the input signal supplied from the preceding circuit to generate an output signal;
A second circuit for protecting the first circuit and / or a subsequent circuit receiving the output signal;
A level shifter circuit comprising: 前記第２の回路が、
外部から供給される制御信号がアサートされている場合に、前記第１の回路への電源の供給を行い、前記制御信号がネゲートされている場合に、前記第１の回路への電源の供給を行わないための第３の回路を含む、請求項１記載のレベルシフタ回路。 The second circuit comprises:
When a control signal supplied from the outside is asserted, power is supplied to the first circuit, and when the control signal is negated, power is supplied to the first circuit. The level shifter circuit according to claim 1, further comprising a third circuit for not performing the operation. 前記第２の回路が、
前記制御信号がネゲートされている場合に、前記出力信号を所定の電位にプルアップ又はプルダウンするための第４の回路を含む、請求項１又は２記載のレベルシフタ回路。 The second circuit comprises:
3. The level shifter circuit according to claim 1, further comprising a fourth circuit for pulling up or pulling down the output signal to a predetermined potential when the control signal is negated. 前記制御信号が前記前段の回路への電源の供給を制御するための信号であり、前記制御信号がアサートされている場合に前記前段の回路への電源の供給が行われ、前記制御信号がネゲートされている場合に前記前段の回路への電源の供給が行われない、請求項１〜３のいずれか１項に記載のレベルシフタ回路。   The control signal is a signal for controlling power supply to the preceding circuit, and when the control signal is asserted, power is supplied to the preceding circuit, and the control signal is negated. The level shifter circuit according to any one of claims 1 to 3, wherein power is not supplied to the circuit in the preceding stage when the circuit is configured. 前記第１の回路がレベル変換回路である、請求項１〜４のいずれか１項に記載のレベルシフタ回路。   The level shifter circuit according to claim 1, wherein the first circuit is a level conversion circuit. 前記レベル変換回路が、
ソースに第１の電源電位が供給される第１及び第２のＰチャネルトランジスタと、
ソースが前記第１のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号が供給される第３のＰチャネルトランジスタと、
ソースが前記第２のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号の反転信号が供給される第４のＰチャネルトランジスタと、
ソースが前記第１のＰチャネルトランジスタのドレイン及び前記第３のＰチャネルトランジスタのソースに接続され、ゲートに前記入力信号が供給される第５のＰチャネルトランジスタと、
ソースが前記第２のＰチャネルトランジスタのドレイン及び前記第４のＰチャネルトランジスタのソースに接続され、ゲートに前記入力信号の反転信号が供給される第６のＰチャネルトランジスタと、
ソースに第２の電源電位が供給され、ドレインが前記第３のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号が供給される第１のＮチャネルトランジスタと、
ソースに前記第２の電源電位が供給され、ドレインが前記第４のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号の反転信号が供給される第２のＮチャネルトランジスタと、
ソースに前記第２の電源電位が供給され、ドレインが前記第５のＰチャネルトランジスタのドレイン及び前記第２のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに前記入力信号が供給される第３のＮチャネルトランジスタと、
ソースに前記第２の電源電位が供給され、ドレインが前記第６のＰチャネルトランジスタのドレイン及び前記第１のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに前記入力信号の反転信号が供給される第４のＮチャネルトランジスタと、
を含み、
前記第３のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点及び／又は前記第４のＰチャネルトランジスタと前記第２のＮチャネルトランジスタとの接続点から出力信号を外部に供給する、請求項５記載のレベルシフタ回路。 The level conversion circuit is
First and second P-channel transistors whose source is supplied with a first power supply potential;
A third P-channel transistor having a source connected to the drain of the first P-channel transistor and a gate supplied with the input signal;
A fourth P-channel transistor having a source connected to the drain of the second P-channel transistor and a gate supplied with an inverted signal of the input signal;
A fifth P-channel transistor having a source connected to the drain of the first P-channel transistor and the source of the third P-channel transistor and the gate supplied with the input signal;
A sixth P-channel transistor having a source connected to the drain of the second P-channel transistor and the source of the fourth P-channel transistor, and an inverted signal of the input signal supplied to the gate;
A first N-channel transistor having a source supplied with a second power supply potential, a drain connected to the drain of the third P-channel transistor, and a gate supplied with the input signal;
A second N-channel transistor having a source supplied with the second power supply potential, a drain connected to the drain of the fourth P-channel transistor, and a gate supplied with an inverted signal of the input signal;
The second power supply potential is supplied to the source, the drain is connected to the drain of the fifth P-channel transistor and the gate of the second P-channel transistor, and the input signal is supplied to the gate. An N-channel transistor;
The source is supplied with the second power supply potential, the drain is connected to the drain of the sixth P-channel transistor and the gate of the first P-channel transistor, and the inverted signal of the input signal is supplied to the gate. A fourth N-channel transistor;
Including
An output signal is externally supplied from a connection point between the third P-channel transistor and the first N-channel transistor and / or a connection point between the fourth P-channel transistor and the second N-channel transistor; The level shifter circuit according to claim 5. 請求項１〜６のいずれか１項に記載のレベルシフタ回路を具備する半導体集積回路。
A semiconductor integrated circuit comprising the level shifter circuit according to claim 1.
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