JP3540401B2

JP3540401B2 - Level shift circuit

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Publication number: JP3540401B2
Application number: JP32453994A
Authority: JP
Inventors: 昇一吉崎
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 2004-07-07
Anticipated expiration: 2019-07-07
Also published as: JPH08181600A

Description

【０００１】
【産業上の利用分野】
本発明は、電源電圧の異なる回路を接続する際に使用するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の低消費電力化の要望に伴いＬＳＩ内部回路の電源電圧が３Ｖやそれ以下の低い電圧になってきている。それにともない、内部回路の電源電圧が３Ｖで外部のＬＳＩが５Ｖ動作品で５Ｖ振幅の入力が要求される場合等が生じ、３Ｖやそれ以下の振幅を５Ｖ振幅に昇圧するレベルシフト回路が必要となる。
【０００３】
従来のレベルシフト回路について説明する。
【０００４】
図７は、従来のレベルシフト回路であり、６０１は低電圧（例えば３Ｖ）動作回路からの入力信号端子であり、６０２は高電圧（例えば５Ｖ）動作回路への出力信号端子である。６２１は低電圧電源（例えば３Ｖ）に接続される第１電源端子であり、６２２は高電圧電源（例えば５Ｖ）に接続される第２電源端子である。６０３及び６０４はＰチャネル型ＭＯＳトランジスタ（以下Ｐｃｈトランジスタという）であって、該各Ｐｃｈトランジスタ６０３，６０４のソースはいずれも第２電源端子６２２に接続されている。６０５及び６０６はＮチャネル型ＭＯＳトランジスタ（以下Ｎｃｈトランジスタ）であって、該各Ｎｃｈトランジスタ６０５，６０６のソースは接地電源（０Ｖ）に接続されている。６０７は低電圧（例えば３Ｖ）で動作するインバータであり、６０８及び６０９は回路の内部ノードである。
【０００５】
以上のように構成されたレベルシフト回路について、以下その動作について説明する。
【０００６】
入力信号端子６０１にＬレベル（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力されると、この信号がＮｃｈトランジスタ６０６のゲートに入力され、そのゲート−ソース間電圧が上昇し、同トランジスタ６０６のオン抵抗が低下する。内部ノード６０９の電位はＰｃｈトランジスタ６０４とＮｃｈトランジスタ６０６の抵抗比で決まっているため、Ｎｃｈトランジスタ６０６のオン抵抗の低下により内部ノード６０９の電位は低下に転じる。
【０００７】
一方、Ｎｃｈトランジスタ６０５のゲートには、インバータ６０７を介して入力信号の反転信号が入力されるため、そのゲート−ソース間電圧が低下し、同トランジスタ６０５のオン抵抗が上昇する。内部ノード６０８の電位もＰｃｈトランジスタ６０３とＮｃｈトランジスタ６０５の抵抗比で決まっており、Ｎｃｈトランジスタ６０５のオン抵抗の上昇により内部ノード６０８の電位は上昇に転ずる。
【０００８】
内部ノード６０９の電位低下により、Ｐｃｈトランジスタ６０３のゲート−ソース間電圧が上昇し、同トランジスタ６０３のオン抵抗が低下するため、内部ノード６０８の電位は更に上昇する。また、内部ノード６０８の電位上昇により、Ｐｃｈトランジスタ６０４のゲート−ソース間電圧が低下し、同トランジスタ６０４のオン抵抗が上昇するため、内部ノード６０９の電位は更に下降する。
【０００９】
そして、ついには、Ｐｃｈトランジスタ６０４はオフ状態となり、内部ノード６０９の電位は０Ｖとなる。また、Ｐｃｈトランジスタ６０３はオン状態となり、内部ノード６０８の電位は５Ｖとなる。これにより、出力信号端子６０２の電位は０Ｖとなる。
【００１０】
また、入力信号端子６０１にＨレベル（３Ｖ）からＬレベル（０Ｖ）に変化する信号を入力した時は、上記と逆の動作となり、出力信号端子６０２は５Ｖとなる。
【００１１】
以上のような動作により、出力信号端子６０２には入力端子６０１への入力信号の反転信号が現れ、この反転信号の振幅は５Ｖとなる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記従来のレベルシフト回路の構成では、低電圧動作回路からの入力信号の反転信号を生成する低電圧動作のインバータが必要となる。ＬＳＩ上に低電圧動作のインバータを作るには、低電圧電源に接続したＮウェル内にＰｃｈトランジスタを配置しなければならず、そのＮウェルを別個に作る分だけＬＳＩのパターン面積が大きくなってしまうという問題があった。
【００１３】
一方、高電圧電源に接続されるＮウェル内に上記Ｐｃｈトランジスタを配置する方法も考えられるが、この場合は、基板バイアス効果によりＰｃｈトランジスタのドレイン電流が低下してしまうので、ゲート幅の大きなトランジスタが必要となり、やはりＬＳＩのパターン面積が大きくなってしまう。また、上記低電圧動作のインバータに供給するための低電圧電源の配線が必要であり、これによってもＬＳＩの面積を縮小するのが困難であるという問題があった。
【００１４】
本発明は斯かる点に鑑みてなされたものであり、その目的は、消費電力が小さく、かつＬＳＩのパターン面積の小さいレベルシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記問題点を解決するために、本発明のレベルシフト回路は、低電圧動作回路から高電圧動作の論理ゲートにＨレベルを入力した時、フィードバック回路により上記論理ゲートの入力電位を高電圧電源の電位まで引き上げ、同時に上記論理ゲートの入力から低電圧動作回路への電流の逆流を防止するスイッチ回路を備える構成である。
【００１６】
具体的に請求項１の発明の発明の講じた手段は、レベルシフト回路を、第１の電圧で動作する第１の外部回路に接続される入力信号端子と、上記第１の電圧よりも高い第２の電圧で動作する第２の外部回路に接続される出力信号端子と、入力部が上記入力信号端子に接続され出力部が上記出力信号端子に接続されて、上記第２の電圧で動作する論理ゲートと、上記入力信号端子と論理ゲートの入力部の少なくとも一部との間に介設され、上記入力信号端子の電位が上記第１の電圧よりも低い所定電位以下のときにオンし、上記論理ゲートの入力部の少なくとも一部の電位が上記所定電位を越えるとオフするスイッチ回路と、上記出力信号端子の電位状態に応じて上記論理ゲートの入力部の電位を上記第２の電圧に引き上げるフィードバック回路とを設ける構成としたものである。さらに、上記スイッチ回路として、上記入力信号端子−論理ゲート間に介設され、ゲートが上記第１の電圧の電源に接続されるスイッチングトランジスタを設けたものである。さらに、上記請求項３または請求項４記載のレベルシフト回路において、スイッチ回路に、上記スイッチングトランジスタのゲートと上記第１及び第２の電圧の電源の間に介設される２つのＮチャネル型ＭＯＳトランジスタをさらに設け、上記２つのＮチャネル型ＭＯＳトランジスタのソースはそれぞれ上記第１の電圧の電源と第２の電圧の電源とに接続され、上記２つのＮチャネル型ＭＯＳトランジスタの一方のゲートと他のソースとがそれぞれ互いに接続されているように構成したものである。
【００１７】
請求項２の発明の講じた手段は、請求項１記載のレベルシフト回路において、上記フィードバック回路を、第２の電圧の電源と上記論理ゲートの入力部との間に接続され、ゲートが上記論理ゲートの出力部に接続されるＰチャネル型ＭＯＳトランジスタで構成したものである。
【００１８】
請求項３の発明の講じた手段は、請求項１又は２記載のレベルシフト回路において、上記論理ゲートを、上記第２の電圧の電源と接地電源との間で順に直列接続されるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを有するＣＭＯＳインバータとする。そして、ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジスタのドレインと上記Ｎチャネル型ＭＯＳトランジスタのドレインとに共通に上記出力信号端子に接続する。さらに、上記論理ゲートの入力部を、上記Ｐチャネル型ＭＯＳトランジスタのゲートと上記Ｎチャネル型ＭＯＳトランジスタのゲートとで構成したものである。
【００１９】
請求項４の発明の講じた手段は、請求項３記載のレベルシフト回路において、上記ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジスタのゲートを上記スイッチ回路及び上記フィードバック回路に接続する一方、上記ＣＭＯＳインバータのＮチャネル型ＭＯＳトランジスタのゲートを上記スイッチ回路とフィードバック回路から切り離されて上記入力信号端子に接続したものである。
【００２０】
【作用】
以上の構成によって、各請求項の発明では、下記の作用が得られる。
【００２１】
請求項１、２又は３の発明では、入力信号端子からスイッチ回路を介して高電圧動作の論理ゲートにＨレベルが入力されると、フィードバック回路により上記論理ゲートの入力部の電位が第２の電圧と同じ電位まで引き上げられる。同時に、スイッチ回路がオフ状態となり、論理ゲートの入力部から入力信号端子への電流の逆流が阻止されるので、入力信号端子からの信号の反転信号を生成することなく、論理ゲートの出力部から第２電圧の信号が出力される。したがって、低電圧動作のインバータを配置する必要がないので、低電圧電源に接続されるウェル領域を形成する必要がなくなり、ＬＳＩのパターン面積が低減される。
【００２２】
また、スイッチングトランジスタのソース・ドレインの電位が第１の電圧からスイッチングトランジスタのしきい値を差し引いた値である所定値よりも低くなると、スイッチングトランジスタがオンとなる。一方、スイッチングトランジスタの論理ゲートのソース・ドレインの電位が上記所定値よりも高くなると、スイッチングトランジスタがオフとなる。したがって、論理ゲートの入力部の電位が高電圧である第２の電圧に上昇したときでも、低電圧側の入力信号端子に電流が逆流することがなく、レベルシフト回路の円滑な動作が維持されることになる。
【００２３】
また、第２の電圧の供給がオフ状態で入力信号端子の電位がＨレベルのときでも、スイッチ回路に付加された２つのＮチャネルＭＯＳトランジスタの動作によってスイッチングトランジスタがオフとなるので、入力端子側から高電圧電源への電流の流入が阻止される。しかも、２つのＮチャネルＭＯＳトランジスタはいずれもスイッチングトランジスタと直列に接続されてはいないので、抵抗として機能することはなく、高速動作が維持される。
【００２４】
請求項４の発明では，ＣＭＯＳインバータのＮｃｈＭＯＳトランジスタには入力信号端子から直接第１の電圧の振幅を持つ入力信号が供給されるので、スイッチ回路のしきい値分だけＮｃｈＭＯＳトランジスタの電位が高くなる。したがって、その分ＣＭＯＳインバータのスイッチング電圧を低く設定することが可能となり、ＣＭＯＳトランジスタのＮｃｈトランジスタの寸法の縮小が可能となる。また、ＣＭＯＳインバータのＮｃｈＭＯＳトランジスタのゲートに入力信号端子から直接入力信号が印加されることで、ＮｃｈＭＯＳトランジスタのターンオフ時間が短くなり、動作速度が向上する。
【００２５】
【実施例】
以下、本発明の実施例について、図面を参照しながら説明する。
【００２６】
（第１実施例）
図１は本発明の第１実施例におけるレベルシフト回路の回路図である。
【００２７】
同図において、１０１は低電圧（例えば３Ｖ）動作回路からの入力信号端子であり、１０２は高電圧（例えば５Ｖ）動作回路への出力信号端子である。１２１は低電圧電源（例えば３Ｖ）に接続される第１電源端子であり、１２２は高電圧電源（例えば５Ｖ）に接続される第２電源端子である。そして、上記各端子間には、スイッチ回路１０３と、フィードバック回路１０４と、論理ゲートとして機能するＣＭＯＳインバータ１０５とが配設されている。
【００２８】
上記スイッチ回路１０３内には、Ｎｃｈトランジスタであるスイッチングトランジスタ１０９が配設されている。該スイッチングトランジスタ１０９は、上記第１電源端子１２１を介して低電圧電源に接続されるゲートと、上記入力信号端子に接続されるソースと、上記ＣＭＯＳインバータ１０５に接続されるドレインとからなる。つまり、スイッチングトランジスタ１０９の閾値電圧をＶｔｎとすると、ソース又はドレインの電位が（３−Ｖｔｎ）以上の時に、スイッチングトランジスタ１０９がオフ状態となる。
【００２９】
上記フィードバック回路１０４内には、Ｐｃｈトランジスタ１０６が配置されている。該Ｐｃｈトランジスタ１０６は、出力信号端子１０２に接続されるゲートと、第２電源端子１２２に接続されるソースと、ＣＭＯＳインバータ１０５に接続されるドレインとからなる。つまり、Ｐｃｈトランジスタ１０６の閾値電圧をＶｔｐとすると、ゲートの電位が（５−｜Ｖｔｐ｜）のときに、ドレインの電位が５Ｖに引き上げられる。
【００３０】
上記ＣＭＯＳインバータ１０５には、上記第２電源端子１２２と接地電源との間に直列に接続されるＰｃｈトランジスタ１０７及びＮｃｈトランジスタ１０８が配設されている。Ｐｃｈトランジスタ１０７は、スイッチ回路１０３のスイッチングトランジスタ１０９のドレインに接続されるゲートと、第２電源端子１２２を介して高電圧電源に接続されるソースと、出力信号端子１０２に接続されるドレインとからなり、出力振幅は５Ｖである。Ｎｃｈトランジスタ１０８は、スイッチ回路１０３のスイッチングトランジスタ１０９のドレインに接続されるゲートと、接地電源に接続されるソースと、出力信号端子１０２に接続されるドレインとからなる。
【００３１】
また、１２０は上記スイッチ回路１０３とＣＭＯＳインバータ１０５間の回路間の中間ノードである。
【００３２】
以上のように構成されたレベルシフト回路について、以下、図１を参照しながらその動作を説明する。
【００３３】
（１）入力信号端子１０１にＬレベル（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力された場合
スイッチングトランジスタ１０９はソース又はドレインの電位が（３−Ｖｔｎ）以上になるとオフ状態となるので、中間ノード１２０の電位は（３−Ｖｔｎ）まで上昇する。したがって、ＣＭＯＳインバータ１０５のスイッチング電圧を（３−Ｖｔｎ）より低くしておくことにより、ＣＭＯＳインバータ１０５からインバータ動作によりＬレベルが出力される。ただし、この段階ではＰｃｈトランジスタ１０７、Ｎｃｈトランジスタ１０８が両方オン状態であるため、ＣＭＯＳインバータ１０５の出力電圧は０Ｖにはなっていない。
【００３４】
次に、Ｐｃｈトランジスタ１０６がオン状態になるため、中間ノード１２０の電位は更に上昇し、５Ｖに達する。中間ノード１２０の電位が５ＶになるとＰｃｈトランジスタ１０７はオフ状態となるので、ＣＭＯＳインバータ１０５の出力レベルは０Ｖになり、出力信号端子１０２の電位は０Ｖとなる。
【００３５】
（２）入力信号端子１０１にＨレベル（３Ｖ）からＬレベル（０Ｖ）に変化する信号が入力された場合
スイッチングトランジスタ１０９はソースの電位が０Ｖとなるためオン状態となり、中間ノード１２０の電位は低下する。中間ノード１２０の電位をＶ120、スイッチングトランジスタ１０９のオン抵抗をＲ109、Ｐｃｈトランジスタ１０６のオン抵抗をＲ106とすると、中間ノード電位Ｖ120は、下記式
Ｖ120＝５＊Ｒ109／（Ｒ109＋Ｒ106）
で決定される。従って、スイッチングトランジスタ１０９のオン抵抗Ｒ109をＰｃｈトランジスタ１０６のオン抵抗Ｒ106に対して十分低く設定しておくことにより、中間ノード電位Ｖ120はＣＭＯＳインバータ１０５のスイッチング電圧以下となり、ＣＭＯＳインバータ１０５からインバータ動作によりＨレベルが出力される。ただし、この段階ではＰｃｈトランジスタ１０７、Ｎｃｈトランジスタ１０８が両方オン状態であるため、ＣＭＯＳインバータ１０５の出力電圧は５Ｖにはなっていない。
【００３６】
その後、Ｐｃｈトランジスタ１０６のゲート電位が低下して抵抗Ｒ106が大きくなると、中間ノード電位Ｖ120が一層低下し、ＣＭＯＳインバータ１０５の出力電圧が一層５Ｖに近付くように作用する。そして、ＣＭＯＳインバータ１０５の出力電圧が（５−｜Ｖｔｐ｜）以上になると、Ｐｃｈトランジスタ１０６がオフ状態となるので、中間ノード１２０の電位は０Ｖとなり、ＣＭＯＳインバータ１０５の出力電圧は５Ｖとなる。すなわち、出力信号端子１０２の電位は５Ｖとなり、Ｈレベルが出力される。
【００３７】
以上のように、本実施例によれば、出力信号端子１０２には入力信号端子１０１の反転信号が現れ、その振幅は５Ｖとなり、レベルシフト動作を行う。しかも、従来例のように低電圧動作回路からの入力信号の反転信号を生成する必要がないので、低電圧動作のインバータは必要ない。従って、低電圧電源に接続されるＮウェルを形成する必要もないため、ＬＳＩのパターン面積を小さくすることができる。また、低電圧電源からの配線についても、スイッチングトランジスタ１０９のゲートには低電圧電源の電位を与えるだけで電流を流す必要がないので、低電圧電源の配線は最小線幅でよく、これによってもＬＳＩのパターン面積を低減することができる。さらに、トランジスタの個数についても、従来例でのトランジスタの個数が６個であるのに対して、本発明の本実施例では４個と少なくすることができるので、ＬＳＩのパターン面積は極めて小さくなる。
【００３８】
（第２実施例）
次に、第２実施例について、図２を参照しながら説明する。図２は本発明の第２実施例におけるレベルシフト回路の回路図である。
【００３９】
本実施例のレベルシフト回路では、上記図１に示す第１実施例のレベルシフト回路と異なり、Ｎｃｈトランジスタ１０８のゲートが、スイッチ回路１０３及びフィードバック回路１０４と切り離されて、直接、低電圧動作回路からの入力信号端子１０１に接続されている。
【００４０】
その他の構成は図１に示すレベルシフト回路の構成と同様であり、図１と同一の機能を有するものには同一の符号を付してその詳細な説明を省略する。
【００４１】
以上のように構成されたレベルシフト回路について、以下、図２を参照しながら、その動作を説明する。
【００４２】
（１）入力信号端子１０１にＬレベル（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力された場合
スイッチングトランジスタ１０９はソース又はドレインの電位が（３−Ｖｔｎ）以上になるとオフ状態となるので、中間ノード１２０の電位は（３−Ｖｔｎ）まで上昇する。この時、ＣＭＯＳインバータ１０５においては、Ｐｃｈトランジスタ１０７のゲート電位は（３−Ｖｔｎ）であるが、Ｎｃｈトランジスタ１０８のゲートは直接入力信号端子１０１に接続されているので電位は３Ｖである。したがって、Ｎｃｈトランジスタ１０８がオンとなり、出力信号端子１０２には低レベルが出力される。
【００４３】
（２）入力信号端子１０１にＨレベル（３Ｖ）からＬレベル（０Ｖ）に変化する信号が入力された場合
Ｐｃｈトランジスタ１０７もＮｃｈトランジスタ１０８も、ゲート電圧はともに０Ｖとなるので、第１実施例と同じ動作となる。
【００４４】
以上のように、本実施例においては、上記第１実施例と同様に、入力信号の反転信号を生成する必要がないので、低電圧動作のインバータは必要ない。従って、低電圧電源に接続したＮウェルも必要ないため、ＬＳＩのパターン面積を小さくすることができる。また、低電圧電源の配線についても、スイッチングトランジスタ１０９のゲートには低電圧電源の電位を与えるだけで電流を流す必要がないので、低電圧電源の配線は最小線幅でよく、これによってもＬＳＩのパターン面積を小さくできる。トランジスタの個数についても、従来例でのトランジスタの個数が６個であるのに対して、本発明の本実施例では４個と少なくすることができる。
【００４５】
加えて、本実施例では、Ｎｃｈトランジスタ１０８のゲートが入力信号端子１０１に直接接続されているので、第１実施例と比べて、ゲート電位はＶｔｎだけ高い。このため、上記（１）の動作において、Ｎｃｈトランジスタ１０８のドレイン電流が増加し、結果として、ＣＭＯＳインバータ１０５のスイッチング電圧を低くしやすい。すなわち、第１実施例と同じスイッチングレベルを得るのに、Ｎｃｈトランジスタ１０８のゲート幅が小さくてすみ、ＬＳＩのパターン面積を小さくすることができる。また、Ｎｃｈトランジスタ１０８のゲート電圧はスイッチングトランジスタ１０９のしきい値Ｖｔｎの影響を受けないため、製造ばらつきに対して、動作範囲を広くできる。
【００４６】
また、第２実施例では、Ｎｃｈトランジスタ１０８のゲートには、抵抗となるスイッチングトランジスタ１０９を介することなく入力信号が印加されるので、上記（２）の動作において、Ｎｃｈトランジスタ１０８がオフ状態になるのに必要な時間が短くて済む。従って、レベルシフト回路の動作速度としては、第２実施例のほうが第１実施例より速い。
【００４７】
（第３実施例）
次に、第３実施例について、図３を参照しながら説明する。図３は、第３実施例におけるレベルシフト回路の回路図である。
【００４８】
本実施例では、上記図１の構成に加え、入力信号端子１０１とスイッチングトランジスタ１０９との間に、ゲートが第２電源端子１２２を介して高電圧電源に接続されるＮｃｈトランジスタ１１０が介設されている。
【００４９】
その他の構成は上記第１図に示すレベルシフト回路の構成と同じであり、図１と同一の機能を有するものには同一の符号を付してその詳細な説明を省略する。
【００５０】
以上のように構成されたレベルシフト回路について、以下、図３を参照しながらその動作を説明する。ただし、本実施例における動作は、上記第１実施例における動作と略同様であるので、上記第１実施例と異なる点のみ説明する。
【００５１】
各電源端子１２１，１２２から低電圧並びに高電圧が供給されているときは、Ｎｃｈトランジスタ１１０は等価的に抵抗として働くので、動作は第１実施例と同様である。しかし、高電圧が供給されなくなり０Ｖとなった時、第１実施例では低電圧動作回路からのＨレベル（３Ｖ）の信号が、Ｐｃｈトランジスタ１０７を通して高電圧電源へ流れ込んでしまう虞れがある。これに対して、第３実施例においては、高電圧が供給されなくなり０Ｖとなった時は、Ｎｃｈトランジスタ１１０がオフ状態となる。このため、入力信号端子１０１は高インピーダンス状態であり、低電圧動作回路から高電圧電源への電流の流入を防止できる。
【００５２】
以上のように、本実施例においては、上記第１実施例と同様に、入力信号の反転信号を生成する必要がなく、ＬＳＩのパターン面積を小さくすることができる。低電圧電源の配線が最小線幅でよいのも同様である。更に、本実施例では、高電圧電源からの供給電圧が０Ｖとなった時でも、低電圧動作回路から高電圧電源への電流の流入を防止できる特長を有する。
【００５３】
なお、本実施例では、高電圧電源に接続されるゲートを有するＮｃｈトランジスタ１１０を、入力信号端子１０１とスイッチングトランジスタ１０９との間に介設した構成となっているが、スイッチングトランジスタ１０９とＣＭＯＳインバータ１０５の間にＮｃｈトランジスタを介設する構成としてもよい。
【００５４】
（第４実施例）
次に、第４実施例について、図４を参照しながら説明する。図４は第４実施例におけるレベルシフト回路の回路図である。
【００５５】
本実施例では、上記図１に示す構成と異なり、スイッチングトランジスタ１０９のゲートと第１電源端子１２１との間にＮｃｈトランジスタ１１１が、スイッチングトランジスタ１０９のゲートと第２電源端子１２２との間にＮｃｈトランジスタ１１２がそれぞれ介設されている。上記各トランジスタ１１１，１１２のドレインがスイッチングトランジスタ１０９のゲートに接続され、Ｎｃｈトランジスタ１１１のソースは第１電源端子１２１に、Ｎｃｈトランジスタ１１２のソースは第２電源端子１２２にそれぞれ接続されている。また、Ｎｃｈトランジスタ１１１のゲートはＮｃｈトランジスタ１１２のソースに、Ｎｃｈトランジスタ１１２のゲートはＮｃｈトランジスタ１１１のソースにそれぞれ接続されている。
【００５６】
その他の構成は、上記図１に示す構成と同じであり、図１と同一の機能を有するものには同一の符号を付してその詳細な説明を省略する。
【００５７】
以上のように構成されたレベルシフト回路について、以下、図４を参照しながらその動作を説明する。ただし、本実施例における基本的な動作は上記第１実施例の動作と略同じであるので、第１実施例の動作と異なる部分のみ説明する。
【００５８】
各端子１２１，１２２を介して低電圧電源から３Ｖが供給され、高電圧電源から５Ｖが供給されている時は、Ｎｃｈトランジスタ１１１のゲートの電位が５Ｖであり、Ｎｃｈトランジスタ１１１はオン状態である。この時、Ｎｃｈトランジスタ１１２において、ソースの電位は５Ｖであり、ゲートの電位は３Ｖであるが、ドレインの電位はＮｃｈトランジスタ１１１の作用により３Ｖであり、オフ状態である。Ｎｃｈトランジスタ１１１がオン状態であることにより、スイッチングトランジスタ１０９のゲートには３Ｖが印加される。従って、この状態においては、第４実施例におけるレベルシフト回路の動作については、第１実施例と同様である。しかし、高電圧が供給されなくなり０Ｖになると、Ｎｃｈトランジスタ１１１のゲートの電位が０Ｖとなり、Ｎｃｈトランジスタ１１１はオフ状態となる。一方、Ｎｃｈトランジスタ１１２のソースの電位が０Ｖに、ゲートの電位が３Ｖとなり、Ｎｃｈトランジスタ１１２はオン状態となる。この作用により、スイッチングトランジスタ１０９のゲートの電位が０Ｖとなり、スイッチングトランジスタ１０９はオフ状態となる。このため、入力信号端子１０１は高インピーダンス状態となり、低電圧動作回路から高電圧電源への電流の流入を防止することができる。
【００５９】
以上のように、本実施例においては、上記第１実施例と同様に、入力信号の反転信号を生成する必要がなく、ＬＳＩのパターン面積を小さくすることができる。低電圧電源の配線が最小線幅でよいのも同様である。更に、本実施例では、高電圧電源からの供給電圧が０Ｖとなった時でも、低電圧動作回路から高電圧電源への電流の流入を防止できる特長を有する。更に加えて、第４実施例のように、入力信号端子１０１とスイッチングトランジスタ１０９の間に、Ｎｃｈトランジスタ１１０を挿入しないので、入力信号端子１０１と中間ノード１２０間の抵抗を小さくすることができ、高速動作が可能である。
【００６０】
（第５実施例）
次に、第５実施例について、図５を参照しながら説明する。図５は第５実施例におけるレベルシフト回路の回路図である。
【００６１】
本実施例におけるレベルシフト回路の構成は、図２に示すレベルシフト回路の構成に加え、上記第３実施例と同様に、スイッチ回路１０３のスイッチングトランジスタ１０９と入力信号端子１０１との間に、Ｎｃｈトランジスタ１１０が介設されている。
【００６２】
本実施例においても、高電圧電源からの供給電圧が０Ｖとなった時でも、Ｎｃｈトランジスタ１１０がオフ状態となるので、入力信号端子１０１は高インピーダンス状態であり、低電圧動作回路から高電圧電源への電流の流入を防止できる。
【００６３】
また、第３実施例と比べて、Ｎｃｈトランジスタ１０８のゲート電位はＶｔｎだけ高く、このため、Ｎｃｈトランジスタ１０８のドレイン電流が増加し、結果として、ＣＭＯＳインバータ１０５のスイッチング電圧を低くしやすいという第２実施例と同様の効果を有する。
【００６４】
なお、上記Ｎｃｈトランジスタ１１０は、スイッチングトランジスタ１０９とＣＭＯＳインバータ１０５との間に介設してもよいことはいうまでもない。
【００６５】
（第６実施例）
次に、第６実施例について、図６を参照しながら説明する。図６は、第６実施例におけるレベルシフト回路の回路図である。
【００６６】
本実施例におけるレベルシフト回路は、上記図２に示す第２実施例のレベルシフト回路の構成に加え、上記第４実施例と同様に、スイッチングトランジスタ１０９と各電源端子１２１，１２２との間にそれぞれＮｃｈトランジスタ１１１，１１２が介設されている。
【００６７】
本実施例では、上記第２実施例と第４実施例との効果が併せて得られる。
【００６８】
【発明の効果】
請求項１、２又は３の発明によれば、ＬＳＩのパターン面積の低減を図ることができる。また、スイッチングトランジスタのオン・オフ特性を利用してレベルシフト回路の円滑な動作を実現することができる。また、高速動作を維持しながら、第２の電圧の供給がオフ状態のときにおける入力端子側から論理ゲートの入力部への電流の流入を防止することができる。
【００６９】
請求項４の発明によれば，ＬＳＩの面積の低減と動作速度の向上とを図ることができる
【図面の簡単な説明】
【図１】第１実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図２】第２実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図３】第３実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図４】第４実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図５】第５実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図６】第６実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図７】従来のレベルシフト回路の構成を示す電気回路図である。
【符号の説明】
１０１入力信号端子
１０２出力信号端子
１０３スイッチ回路
１０４フィードバック回路
１０５ＣＭＯＳインバータ
１０６Ｐｃｈトランジスタ
１０７Ｐｃｈトランジスタ
１０８Ｎｃｈトランジスタ
１０９スイッチングトランジスタ
１２０中間ノード
１２１第１電源端子
１２２第２電源端子
６０１入力信号端子
６０２出力信号端子
６０３Ｐｃｈトランジスタ
６０４Ｐｃｈトランジスタ
６０５Ｎｃｈトランジスタ
６０６Ｎｃｈトランジスタ
６０７低電圧動作インバータ
６０８内部ノード
６０９内部ノード
６２１第１電源端子
６２２第２電源端子[0001]
[Industrial applications]
The present invention relates to a level shift circuit used when connecting circuits having different power supply voltages.
[0002]
[Prior art]
In recent years, the power supply voltage of the LSI internal circuit has been reduced to 3 V or lower, in response to a demand for lower power consumption of electronic devices. Along with this, there are cases where the power supply voltage of the internal circuit is 3 V, the external LSI is a 5 V operating product, and an input of 5 V amplitude is required, and a level shift circuit for boosting the amplitude of 3 V or less to 5 V amplitude is required. Become.
[0003]
A conventional level shift circuit will be described.
[0004]
FIG. 7 shows a conventional level shift circuit, in which 601 is an input signal terminal from a low voltage (for example, 3 V) operation circuit, and 602 is an output signal terminal to a high voltage (for example, 5 V) operation circuit. Reference numeral 621 denotes a first power supply terminal connected to a low-voltage power supply (for example, 3 V), and 622 denotes a second power supply terminal connected to a high-voltage power supply (for example, 5 V). Reference numerals 603 and 604 denote P-channel MOS transistors (hereinafter referred to as Pch transistors). The sources of the Pch transistors 603 and 604 are all connected to the second power supply terminal 622. Reference numerals 605 and 606 denote N-channel MOS transistors (hereinafter referred to as Nch transistors). The sources of the Nch transistors 605 and 606 are connected to the ground power supply (0 V). An inverter 607 operates at a low voltage (for example, 3 V), and 608 and 609 are internal nodes of the circuit.
[0005]
The operation of the level shift circuit configured as described above will be described below.
[0006]
When a signal that changes from the L level (0 V) to the H level (3 V) is input to the input signal terminal 601, this signal is input to the gate of the Nch transistor 606, and the gate-source voltage of the Nch transistor 606 increases. The on-resistance of 606 decreases. Since the potential of the internal node 609 is determined by the resistance ratio between the Pch transistor 604 and the Nch transistor 606, the potential of the internal node 609 starts to decrease due to the decrease in the on-resistance of the Nch transistor 606.
[0007]
On the other hand, since the inverted signal of the input signal is input to the gate of the Nch transistor 605 via the inverter 607, the voltage between the gate and the source is reduced, and the on-resistance of the transistor 605 is increased. The potential of the internal node 608 is also determined by the resistance ratio between the Pch transistor 603 and the Nch transistor 605, and the potential of the internal node 608 starts to increase as the on-resistance of the Nch transistor 605 increases.
[0008]
Due to the decrease in the potential of the internal node 609, the gate-source voltage of the Pch transistor 603 increases, and the on-resistance of the transistor 603 decreases, so that the potential of the internal node 608 further increases. In addition, the rise in the potential of the internal node 608 causes the gate-source voltage of the Pch transistor 604 to decrease, and the on-resistance of the transistor 604 to increase, so that the potential of the internal node 609 further decreases.
[0009]
Eventually, Pch transistor 604 is turned off, and the potential of internal node 609 becomes 0V. Further, the Pch transistor 603 is turned on, and the potential of the internal node 608 becomes 5V. Thus, the potential of the output signal terminal 602 becomes 0V.
[0010]
When a signal that changes from the H level (3 V) to the L level (0 V) is input to the input signal terminal 601, the operation is reversed, and the output signal terminal 602 becomes 5 V.
[0011]
With the above operation, an inverted signal of the input signal to the input terminal 601 appears at the output signal terminal 602, and the amplitude of the inverted signal becomes 5V.
[0012]
[Problems to be solved by the invention]
However, the configuration of the conventional level shift circuit requires a low-voltage operation inverter that generates an inverted signal of the input signal from the low-voltage operation circuit. In order to form a low-voltage operation inverter on an LSI, a Pch transistor must be arranged in an N-well connected to a low-voltage power supply. There was a problem that it would.
[0013]
On the other hand, a method of arranging the Pch transistor in an N well connected to a high-voltage power supply is also conceivable. In this case, however, the drain current of the Pch transistor is reduced due to the substrate bias effect, so that a transistor having a large gate width Is required, and the pattern area of the LSI also becomes large. Further, wiring of a low-voltage power supply for supplying the low-voltage operation inverter is required, which also makes it difficult to reduce the area of the LSI.
[0014]
The present invention has been made in view of such a point, and an object of the present invention is to provide a level shift circuit having low power consumption and a small LSI pattern area.
[0015]
[Means for Solving the Problems]
In order to solve the above problem, the level shift circuit of the present invention is configured such that when an H level is input from a low voltage operation circuit to a high voltage operation logic gate, a feedback circuit changes the input potential of the logic gate to a high voltage power supply. This configuration includes a switch circuit that raises the potential to the potential and simultaneously prevents a reverse flow of current from the input of the logic gate to the low-voltage operation circuit.
[0016]
Specifically, the means of the invention according to the first aspect of the present invention includes a level shift circuit comprising an input signal terminal connected to a first external circuit operating at a first voltage, and a level higher than the first voltage. An output signal terminal connected to a second external circuit operating at a second voltage; an input unit connected to the input signal terminal; and an output unit connected to the output signal terminal, operating at the second voltage Between the input signal terminal and at least a part of the input portion of the logic gate, and is turned on when the potential of the input signal terminal is equal to or lower than a predetermined potential lower than the first voltage. A switch circuit which is turned off when at least a part of the potential of the input part of the logic gate exceeds the predetermined potential, and changes the potential of the input part of the logic gate according to the potential state of the output signal terminal to the second voltage Raise the feedback times Is obtained by a configuration in which a and.Further, as the switch circuit, a switching transistor provided between the input signal terminal and the logic gate and having a gate connected to the power supply of the first voltage is provided. 5. The level shift circuit according to claim 3, wherein the switch circuit includes two N-channel MOS transistors interposed between a gate of the switching transistor and a power supply of the first and second voltages. A transistor is further provided, and the sources of the two N-channel MOS transistors are respectively connected to the power supply of the first voltage and the power supply of the second voltage, and one of the gates of the two N-channel MOS transistors is connected to the other. Are connected to each other.
[0017]
According to a second aspect of the present invention, in the level shift circuit according to the first aspect, the feedback circuit is connected between a power supply of a second voltage and an input portion of the logic gate, and the gate is connected to the logic gate. It is composed of a P-channel MOS transistor connected to the output of the gate.
[0018]
According to a third aspect of the present invention, in the level shift circuit according to the first or second aspect, the logic gate is connected in series between the power supply of the second voltage and the ground power supply in order. It is a CMOS inverter having a MOS transistor and an N-channel MOS transistor. The drain of the P-channel MOS transistor of the CMOS inverter and the drain of the N-channel MOS transistor are commonly connected to the output signal terminal. Further, the input portion of the logic gate is constituted by the gate of the P-channel MOS transistor and the gate of the N-channel MOS transistor.
[0019]
According to a fourth aspect of the present invention, in the level shift circuit according to the third aspect, the gate of the P-channel MOS transistor of the CMOS inverter is connected to the switch circuit and the feedback circuit, while the N of the CMOS inverter is connected to the N-type CMOS transistor. The gate of the channel type MOS transistor is separated from the switch circuit and the feedback circuit and connected to the input signal terminal.
[0020]
[Action]
With the above configuration, the following effects are obtained in the inventions of the respective claims.
[0021]
According to the first, second or third aspect of the present invention, when an H level is input from the input signal terminal to the logic gate operating at a high voltage via the switch circuit, the potential of the input portion of the logic gate is changed to the second level by the feedback circuit. It is raised to the same potential as the voltage. At the same time, the switch circuit is turned off, and backflow of current from the input portion of the logic gate to the input signal terminal is prevented, so that an inverted signal of the signal from the input signal terminal is not generated, and the output from the output portion of the logic gate is generated. A signal of the second voltage is output. Therefore, since there is no need to arrange an inverter operating at a low voltage, there is no need to form a well region connected to a low voltage power supply, and the pattern area of the LSI is reduced.
[0022]
When the potential of the source / drain of the switching transistor becomes lower than a predetermined value which is a value obtained by subtracting a threshold value of the switching transistor from the first voltage, the switching transistor is turned on. On the other hand, when the potential of the source / drain of the logic gate of the switching transistor becomes higher than the predetermined value, the switching transistor is turned off. Therefore, even when the potential of the input portion of the logic gate rises to the second voltage which is a high voltage, the current does not flow backward to the input signal terminal on the low voltage side, and the smooth operation of the level shift circuit is maintained. Will be.
[0023]
Even when the supply of the second voltage is off and the potential of the input signal terminal is at the H level, the switching transistor is turned off by the operation of the two N-channel MOS transistors added to the switch circuit. From the current to the high-voltage power supply. Moreover, since neither of the two N-channel MOS transistors is connected in series with the switching transistor, the N-channel MOS transistor does not function as a resistor, and the high-speed operation is maintained.
[0024]
According to the fourth aspect of the invention, since the input signal having the amplitude of the first voltage is supplied directly from the input signal terminal to the NchMOS transistor of the CMOS inverter, the potential of the NchMOS transistor is increased by the threshold value of the switch circuit. . Therefore, the switching voltage of the CMOS inverter can be set lower by that amount, and the size of the Nch transistor of the CMOS transistor can be reduced. In addition, since the input signal is directly applied to the gate of the NchMOS transistor of the CMOS inverter from the input signal terminal, the turn-off time of the NchMOS transistor is shortened, and the operation speed is improved.
[0025]
【Example】
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0026]
(First embodiment)
FIG. 1 is a circuit diagram of a level shift circuit according to a first embodiment of the present invention.
[0027]
In the figure, 101 is an input signal terminal from a low voltage (for example, 3 V) operation circuit, and 102 is an output signal terminal to a high voltage (for example, 5 V) operation circuit. Reference numeral 121 denotes a first power supply terminal connected to a low-voltage power supply (for example, 3 V), and reference numeral 122 denotes a second power supply terminal connected to a high-voltage power supply (for example, 5 V). A switch circuit 103, a feedback circuit 104, and a CMOS inverter 105 functioning as a logic gate are provided between the terminals.
[0028]
In the switch circuit 103, a switching transistor 109 which is an Nch transistor is provided. The switching transistor 109 includes a gate connected to a low-voltage power supply via the first power supply terminal 121, a source connected to the input signal terminal, and a drain connected to the CMOS inverter 105. That is, assuming that the threshold voltage of the switching transistor 109 is Vtn, when the potential of the source or the drain is equal to or more than (3-Vtn), the switching transistor 109 is turned off.
[0029]
In the feedback circuit 104, a Pch transistor 106 is arranged. The Pch transistor 106 includes a gate connected to the output signal terminal 102, a source connected to the second power supply terminal 122, and a drain connected to the CMOS inverter 105. That is, assuming that the threshold voltage of the Pch transistor 106 is Vtp, when the potential of the gate is (5- | Vtp |), the potential of the drain is raised to 5V.
[0030]
The CMOS inverter 105 has a Pch transistor 107 and an Nch transistor 108 connected in series between the second power supply terminal 122 and a ground power supply. The Pch transistor 107 has a gate connected to the drain of the switching transistor 109 of the switch circuit 103, a source connected to the high-voltage power supply via the second power supply terminal 122, and a drain connected to the output signal terminal 102. And the output amplitude is 5V. The Nch transistor 108 has a gate connected to the drain of the switching transistor 109 of the switch circuit 103, a source connected to the ground power supply, and a drain connected to the output signal terminal 102.
[0031]
Reference numeral 120 denotes an intermediate node between the circuit between the switch circuit 103 and the CMOS inverter 105.
[0032]
The operation of the level shift circuit configured as described above will be described below with reference to FIG.
[0033]
(1) When a signal that changes from L level (0 V) to H level (3 V) is input to the input signal terminal 101
Since the switching transistor 109 is turned off when the potential of the source or the drain becomes equal to or more than (3-Vtn), the potential of the intermediate node 120 increases to (3-Vtn). Therefore, by setting the switching voltage of the CMOS inverter 105 lower than (3-Vtn), the L level is output from the CMOS inverter 105 by the inverter operation. However, at this stage, since both the Pch transistor 107 and the Nch transistor 108 are on, the output voltage of the CMOS inverter 105 is not 0V.
[0034]
Next, since the Pch transistor 106 is turned on, the potential of the intermediate node 120 further rises and reaches 5V. When the potential of the intermediate node 120 becomes 5V, the Pch transistor 107 is turned off, so that the output level of the CMOS inverter 105 becomes 0V and the potential of the output signal terminal 102 becomes 0V.
[0035]
(2) When a signal that changes from H level (3 V) to L level (0 V) is input to the input signal terminal 101
The switching transistor 109 is turned on because the source potential is 0 V, and the potential of the intermediate node 120 is reduced. Assuming that the potential of the intermediate node 120 is V120, the on-resistance of the switching transistor 109 is R109, and the on-resistance of the Pch transistor 106 is R106, the intermediate node potential V120 is expressed by the following equation.
V120 = 5 * R109 / (R109 + R106)
Is determined. Accordingly, by setting the on-resistance R109 of the switching transistor 109 sufficiently lower than the on-resistance R106 of the Pch transistor 106, the intermediate node potential V120 becomes lower than the switching voltage of the CMOS inverter 105, and H level is output. However, at this stage, since both the Pch transistor 107 and the Nch transistor 108 are on, the output voltage of the CMOS inverter 105 is not 5 V.
[0036]
Thereafter, when the gate potential of the Pch transistor 106 decreases and the resistance R106 increases, the intermediate node potential V120 further decreases, and the output voltage of the CMOS inverter 105 acts so as to be closer to 5V. When the output voltage of CMOS inverter 105 becomes equal to or more than (5- | Vtp |), Pch transistor 106 is turned off, so that the potential of intermediate node 120 becomes 0 V and the output voltage of CMOS inverter 105 becomes 5 V. That is, the potential of the output signal terminal 102 becomes 5 V, and an H level is output.
[0037]
As described above, according to the present embodiment, the inverted signal of the input signal terminal 101 appears at the output signal terminal 102, the amplitude thereof becomes 5 V, and the level shift operation is performed. Moreover, unlike the conventional example, there is no need to generate an inverted signal of the input signal from the low-voltage operation circuit, so that a low-voltage operation inverter is not required. Therefore, there is no need to form an N-well connected to a low-voltage power supply, and the pattern area of the LSI can be reduced. Also, with respect to the wiring from the low-voltage power supply, the current of the low-voltage power supply needs only to be applied to the gate of the switching transistor 109 and no current needs to flow. Therefore, the wiring of the low-voltage power supply may have a minimum line width. The pattern area of the LSI can be reduced. Further, the number of transistors can be reduced to four in the present embodiment of the present invention, whereas the number of transistors in the conventional example is six, so that the pattern area of the LSI becomes extremely small. .
[0038]
(Second embodiment)
Next, a second embodiment will be described with reference to FIG. FIG. 2 is a circuit diagram of a level shift circuit according to a second embodiment of the present invention.
[0039]
In the level shift circuit of the present embodiment, unlike the level shift circuit of the first embodiment shown in FIG. 1, the gate of the Nch transistor 108 is separated from the switch circuit 103 and the feedback circuit 104 and directly connected to the low-voltage operation circuit. Is connected to the input signal terminal 101 from the terminal.
[0040]
The other configuration is the same as the configuration of the level shift circuit shown in FIG. 1. Components having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0041]
The operation of the level shift circuit configured as described above will be described below with reference to FIG.
[0042]
(1) When a signal that changes from L level (0 V) to H level (3 V) is input to the input signal terminal 101
Since the switching transistor 109 is turned off when the potential of the source or the drain becomes equal to or more than (3-Vtn), the potential of the intermediate node 120 increases to (3-Vtn). At this time, in the CMOS inverter 105, the gate potential of the Pch transistor 107 is (3-Vtn), but since the gate of the Nch transistor 108 is directly connected to the input signal terminal 101, the potential is 3V. Therefore, the Nch transistor 108 is turned on, and a low level is output to the output signal terminal 102.
[0043]
(2) When a signal that changes from H level (3 V) to L level (0 V) is input to the input signal terminal 101
Since the gate voltage of both the Pch transistor 107 and the Nch transistor 108 is 0 V, the operation is the same as that of the first embodiment.
[0044]
As described above, in the present embodiment, similarly to the first embodiment, there is no need to generate an inverted signal of the input signal, and therefore, a low-voltage operation inverter is not required. Therefore, since an N-well connected to a low-voltage power supply is not required, the pattern area of the LSI can be reduced. In addition, the wiring of the low-voltage power supply does not need to flow a current only by applying the potential of the low-voltage power supply to the gate of the switching transistor 109. Therefore, the wiring of the low-voltage power supply may have a minimum line width. Pattern area can be reduced. The number of transistors can be reduced to four in the present embodiment of the present invention, while the number of transistors in the conventional example is six.
[0045]
In addition, in this embodiment, since the gate of the Nch transistor 108 is directly connected to the input signal terminal 101, the gate potential is higher by Vtn than in the first embodiment. For this reason, in the operation (1), the drain current of the Nch transistor 108 increases, and as a result, the switching voltage of the CMOS inverter 105 is easily reduced. That is, in order to obtain the same switching level as in the first embodiment, the gate width of the Nch transistor 108 can be reduced, and the pattern area of the LSI can be reduced. Further, since the gate voltage of the Nch transistor 108 is not affected by the threshold voltage Vtn of the switching transistor 109, the operating range can be widened with respect to manufacturing variations.
[0046]
In the second embodiment, since the input signal is applied to the gate of the Nch transistor 108 without passing through the switching transistor 109 serving as a resistor, the Nch transistor 108 is turned off in the operation (2). Requires less time. Accordingly, the operation speed of the level shift circuit is faster in the second embodiment than in the first embodiment.
[0047]
(Third embodiment)
Next, a third embodiment will be described with reference to FIG. FIG. 3 is a circuit diagram of a level shift circuit according to the third embodiment.
[0048]
In this embodiment, in addition to the configuration of FIG. 1, an Nch transistor 110 whose gate is connected to a high-voltage power supply via a second power supply terminal 122 is provided between the input signal terminal 101 and the switching transistor 109. ing.
[0049]
The rest of the configuration is the same as that of the level shift circuit shown in FIG. 1, and those having the same functions as those in FIG. 1 are denoted by the same reference numerals and detailed description thereof will be omitted.
[0050]
The operation of the level shift circuit configured as described above will be described below with reference to FIG. However, the operation in the present embodiment is substantially the same as the operation in the above-described first embodiment, and therefore only the differences from the above-described first embodiment will be described.
[0051]
When a low voltage and a high voltage are supplied from the respective power supply terminals 121 and 122, the operation is the same as that of the first embodiment because the Nch transistor 110 functions equivalently as a resistor. However, when the high voltage is not supplied and the voltage becomes 0 V, in the first embodiment, there is a possibility that an H level (3 V) signal from the low voltage operation circuit flows into the high voltage power supply through the Pch transistor 107. On the other hand, in the third embodiment, when the high voltage is not supplied and the voltage becomes 0 V, the Nch transistor 110 is turned off. For this reason, the input signal terminal 101 is in a high impedance state, and it is possible to prevent a current from flowing from the low voltage operation circuit to the high voltage power supply.
[0052]
As described above, in this embodiment, as in the first embodiment, it is not necessary to generate an inverted signal of the input signal, and the pattern area of the LSI can be reduced. Similarly, the wiring of the low-voltage power supply may have the minimum line width. Further, the present embodiment has a feature that even when the supply voltage from the high-voltage power supply becomes 0 V, it is possible to prevent the current from flowing from the low-voltage operation circuit to the high-voltage power supply.
[0053]
In this embodiment, the Nch transistor 110 having a gate connected to the high-voltage power supply is provided between the input signal terminal 101 and the switching transistor 109. However, the switching transistor 109 and the CMOS inverter An Nch transistor may be interposed between the transistors 105.
[0054]
(Fourth embodiment)
Next, a fourth embodiment will be described with reference to FIG. FIG. 4 is a circuit diagram of a level shift circuit according to the fourth embodiment.
[0055]
In the present embodiment, unlike the configuration shown in FIG. 1, an Nch transistor 111 is provided between the gate of the switching transistor 109 and the first power supply terminal 121, and an Nch transistor is provided between the gate of the switching transistor 109 and the second power supply terminal 122. Transistors 112 are provided respectively. The drains of the transistors 111 and 112 are connected to the gate of the switching transistor 109, the source of the Nch transistor 111 is connected to the first power supply terminal 121, and the source of the Nch transistor 112 is connected to the second power supply terminal 122, respectively. The gate of the Nch transistor 111 is connected to the source of the Nch transistor 112, and the gate of the Nch transistor 112 is connected to the source of the Nch transistor 111.
[0056]
The other configuration is the same as the configuration shown in FIG. 1 described above, and components having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0057]
The operation of the level shift circuit configured as described above will be described below with reference to FIG. However, the basic operation in the present embodiment is substantially the same as the operation in the first embodiment, and only the parts different from the operation in the first embodiment will be described.
[0058]
When 3 V is supplied from the low-voltage power supply and 5 V is supplied from the high-voltage power supply via the terminals 121 and 122, the potential of the gate of the Nch transistor 111 is 5 V, and the Nch transistor 111 is on. . At this time, in the Nch transistor 112, the potential of the source is 5V and the potential of the gate is 3V, but the potential of the drain is 3V due to the action of the Nch transistor 111, which is an off state. Since the Nch transistor 111 is on, 3 V is applied to the gate of the switching transistor 109. Therefore, in this state, the operation of the level shift circuit in the fourth embodiment is the same as in the first embodiment. However, when the high voltage is not supplied and the voltage becomes 0 V, the potential of the gate of the Nch transistor 111 becomes 0 V, and the Nch transistor 111 is turned off. On the other hand, the potential of the source of the Nch transistor 112 becomes 0 V and the potential of the gate becomes 3 V, and the Nch transistor 112 is turned on. With this action, the potential of the gate of the switching transistor 109 becomes 0 V, and the switching transistor 109 is turned off. Therefore, the input signal terminal 101 is in a high impedance state, and it is possible to prevent a current from flowing from the low voltage operation circuit to the high voltage power supply.
[0059]
As described above, in this embodiment, as in the first embodiment, it is not necessary to generate an inverted signal of the input signal, and the pattern area of the LSI can be reduced. Similarly, the wiring of the low-voltage power supply may have the minimum line width. Further, the present embodiment has a feature that even when the supply voltage from the high-voltage power supply becomes 0 V, it is possible to prevent the current from flowing from the low-voltage operation circuit to the high-voltage power supply. In addition, since the Nch transistor 110 is not inserted between the input signal terminal 101 and the switching transistor 109 as in the fourth embodiment, the resistance between the input signal terminal 101 and the intermediate node 120 can be reduced. High-speed operation is possible.
[0060]
(Fifth embodiment)
Next, a fifth embodiment will be described with reference to FIG. FIG. 5 is a circuit diagram of a level shift circuit according to the fifth embodiment.
[0061]
The configuration of the level shift circuit in the present embodiment is similar to that of the level shift circuit shown in FIG. 2, and further includes an Nch between the switching transistor 109 of the switch circuit 103 and the input signal terminal 101 as in the third embodiment. A transistor 110 is provided.
[0062]
Also in this embodiment, even when the supply voltage from the high-voltage power supply becomes 0 V, the Nch transistor 110 is turned off, so that the input signal terminal 101 is in a high impedance state, and the low-voltage operation circuit Current can be prevented.
[0063]
Further, as compared with the third embodiment, the gate potential of the Nch transistor 108 is higher by Vtn, so that the drain current of the Nch transistor 108 increases, and as a result, the switching voltage of the CMOS inverter 105 is easily reduced. It has the same effect as the embodiment.
[0064]
Needless to say, the Nch transistor 110 may be interposed between the switching transistor 109 and the CMOS inverter 105.
[0065]
(Sixth embodiment)
Next, a sixth embodiment will be described with reference to FIG. FIG. 6 is a circuit diagram of a level shift circuit according to the sixth embodiment.
[0066]
The level shift circuit according to the present embodiment has the same structure as the level shift circuit according to the second embodiment shown in FIG. 2 and also includes a switching circuit between the switching transistor 109 and the power supply terminals 121 and 122 as in the fourth embodiment. Nch transistors 111 and 112 are provided respectively.
[0067]
In this embodiment, the effects of the second embodiment and the fourth embodiment can be obtained together.
[0068]
【The invention's effect】
According to the first, second or third aspect of the present invention, it is possible to reduce the pattern area of the LSI.Further, a smooth operation of the level shift circuit can be realized by using the on / off characteristics of the switching transistor. Further, it is possible to prevent a current from flowing from the input terminal side to the input portion of the logic gate when the supply of the second voltage is in the off state while maintaining the high-speed operation.
[0069]
According to the fourth aspect of the invention, it is possible to reduce the area of the LSI and improve the operation speed.
[Brief description of the drawings]
FIG. 1 is an electric circuit diagram showing a configuration of a level shift circuit according to a first embodiment.
FIG. 2 is an electric circuit diagram showing a configuration of a level shift circuit according to a second embodiment.
FIG. 3 is an electric circuit diagram illustrating a configuration of a level shift circuit according to a third embodiment.
FIG. 4 is an electric circuit diagram showing a configuration of a level shift circuit according to a fourth embodiment.
FIG. 5 is an electric circuit diagram showing a configuration of a level shift circuit according to a fifth embodiment.
FIG. 6 is an electric circuit diagram showing a configuration of a level shift circuit according to a sixth embodiment.
FIG. 7 is an electric circuit diagram showing a configuration of a conventional level shift circuit.
[Explanation of symbols]
101 input signal terminal
102 Output signal terminal
103 switch circuit
104 Feedback circuit
105 CMOS inverter
106 Pch transistor
107 Pch transistor
108 Nch transistor
109 switching transistor
120 Intermediate node
121 1st power supply terminal
122 Second power supply terminal
601 input signal terminal
602 output signal terminal
603 Pch transistor
604 Pch transistor
605 Nch transistor
606 Nch transistor
607 Low voltage operation inverter
608 internal node
609 Internal node
621 First power supply terminal
622 Second power supply terminal

Claims

An input signal terminal connected to a first external circuit operating at a first voltage;
An output signal terminal connected to a second external circuit that operates at a second voltage higher than the first voltage;
A logic gate having an input connected to the input signal terminal and an output connected to the output signal terminal, the logic gate operating at the second voltage;
The input terminal is interposed between the input signal terminal and at least a part of an input portion of a logic gate, and is turned on when the potential of the input signal terminal is equal to or lower than a predetermined potential lower than the first voltage. A switch circuit that is turned off when at least a part of the potential of the input unit exceeds the predetermined potential;
A feedback circuit that raises the potential of the input portion of the logic gate to the second voltage in accordance with the potential state of the output signal terminal;
The switch circuit,
A switching transistor interposed between the input signal terminal and the logic gate, the gate of which is connected to the power supply of the first voltage;
Two N-channel MOS transistors interposed between a gate of the switching transistor and a power supply of the first and second voltages,
The sources of the two N-channel MOS transistors are respectively connected to the power supply of the first voltage and the power supply of the second voltage, and one gate and the other source of the two N-channel MOS transistors are respectively connected. A level shift circuit which is connected to each other.

The level shift circuit according to claim 1,
The feedback circuit,
A level shift circuit comprising a P-channel MOS transistor connected between a power supply of a second voltage and an input of the logic gate, and a gate connected to an output of the logic gate.

3. The level shift circuit according to claim 1, wherein
The logic gate is a CMOS inverter having a P-channel MOS transistor and an N-channel MOS transistor serially connected in series between the power supply of the second voltage and the ground power supply,
The output signal terminal is commonly connected to a drain of the P-channel MOS transistor of the CMOS inverter and a drain of the N-channel MOS transistor;
The level shift circuit according to claim 1, wherein an input part of said logic gate comprises a gate of said P-channel MOS transistor and a gate of said N-channel MOS transistor.

The level shift circuit according to claim 3,
The gate of the P-channel MOS transistor of the CMOS inverter is connected to the switch circuit and the feedback circuit, while the gate of the N-channel MOS transistor of the CMOS inverter is disconnected from the switch circuit and the feedback circuit and the input signal is A level shift circuit, which is connected to a terminal.