JPH0414266A - High breakdown strength planar type semiconductor element and its manufacture - Google Patents
High breakdown strength planar type semiconductor element and its manufactureInfo
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 230000015556 catabolic process Effects 0.000 title abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 76
- 238000005530 etching Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、表面に接合終端処理用の高抵抗体膜を有する
高耐圧プレーナ型半導体素子とその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a high breakdown voltage planar semiconductor element having a high resistance film for junction termination treatment on its surface and a method for manufacturing the same.
（従来の技術）
第８図は、従来の高耐圧プレーナ型ｐｎ＃合ダイオード
の一例である。高抵抗のｎ−型シリコン層１の表面に選
択的にアノード層としてのｐ型層２が形成され、このｐ
型層２の周囲にはこれに接して電界緩和用の低濃度ｐ−
型層７が形成されている。このｐ型層２からさらに所定
距離はなれた領域のｎ−型層１の表面にはｐ型層２を取
り囲むように高濃度ｎ＋型層ｌＯが形成されている。(Prior Art) FIG. 8 is an example of a conventional high voltage planar type pn# combination diode. A p-type layer 2 as an anode layer is selectively formed on the surface of a high-resistance n-type silicon layer 1.
Around and in contact with the mold layer 2, there is a low concentration p- layer for mitigating the electric field.
A mold layer 7 is formed. A high concentration n+ type layer 1O is formed on the surface of the n- type layer 1 in a region further away from the p-type layer 2 by a predetermined distance so as to surround the p-type layer 2.
ｐ型層２とｎ゛型層１０の間のウェハ表面には絶縁膜９
を介して高抵抗体膜として半絶縁性多結晶シリコン膜８
が形成されている。多結晶シリコン膜８は外側の端部が
ｎ゛型層１０にコンタクトし、内側の端部がｐ型層２の
表面に形成された高濃度ｐ＋型層３にコンタクトしてい
る。半絶縁性多結晶シリコン膜８の表面は両端部を除い
て絶縁膜１３により覆われている。ｐ＋型層３にコンタ
クトするアノード電極４は、ｐ−型層７の上方まで張り
出してパターン形成され半絶縁性多結晶シリコン膜８に
もコンタクトさせている。ｎ−型シリコン層１の裏面に
はｎ′型層５を介してカソード電極６が形成されている
。ｎ４型層１０にも、同時に多結晶シリコン膜８の端部
にコンタクトする電位固定用の電極１１が設けられてい
る。An insulating film 9 is formed on the wafer surface between the p-type layer 2 and the n-type layer 10.
A semi-insulating polycrystalline silicon film 8 is used as a high-resistance film through
is formed. The outer end of the polycrystalline silicon film 8 is in contact with the n-type layer 10, and the inner end is in contact with the highly doped p+-type layer 3 formed on the surface of the p-type layer 2. The surface of the semi-insulating polycrystalline silicon film 8 is covered with an insulating film 13 except for both ends. The anode electrode 4 in contact with the p + -type layer 3 is patterned to extend above the p - -type layer 7 and is also in contact with the semi-insulating polycrystalline silicon film 8 . A cathode electrode 6 is formed on the back surface of the n-type silicon layer 1 with an n'-type layer 5 interposed therebetween. The n4 type layer 10 is also provided with a potential fixing electrode 11 that contacts the end of the polycrystalline silicon film 8 at the same time.
このｐｎ接合ダイオード構造は、ｐ−型層７による電界
集中の緩和の効果、アノード電極４の張り出し部分の所
謂フィールドプレートによる電界緩和の効果、さらに半
絶縁性多結晶シリコン膜８による電位勾配直線化の効果
によって、高耐圧を実現したものである。This pn junction diode structure has the effect of alleviating electric field concentration by the p-type layer 7, the effect of alleviating the electric field by the so-called field plate of the protruding portion of the anode electrode 4, and the linearization of potential gradient by the semi-insulating polycrystalline silicon film 8. Due to this effect, high voltage resistance has been achieved.
しかしながらこの従来構造では、素子特性および加工上
に次のような問題があった。アノード電極４の一部をフ
ィールドプレートとして半絶縁性多結晶シリコン膜８上
に延在させるため、この半絶縁性多結晶シリコン膜８を
パターン形成グした後に絶縁膜１３を堆積し、これを選
択エツチングして半絶縁性多結晶シリコン膜８の表面を
露出させる工程が必要である。絶縁膜１３として例えば
ＣＶ Ｄ Ｓ ｉＯ２膜を用いた場合、これを弗酸系溶
液で選択エツチングすると、ＳｉＯ２を含む半絶縁性多
結晶シリコン膜８の表面も少なからずエツチングされる
。このため半絶縁性多結晶シリコン膜８の膜厚が薄くな
り、設計値通りの耐圧特性か得られなくなる。また半絶
縁性多結晶シリコン膜８がエツチングされても、酸素と
結合していないシリコンはエツチングされずに残るため
、半絶縁性多結晶シリコン膜８の表面が荒れ、またシリ
コンがエツチング残渣としてウェハ上に残る。これはそ
の後の加工精度、加工の信頼性を低下させ、ひいては素
子の信頼性を低下させる。However, this conventional structure has the following problems in terms of device characteristics and processing. In order to extend a part of the anode electrode 4 onto the semi-insulating polycrystalline silicon film 8 as a field plate, after patterning the semi-insulating polycrystalline silicon film 8, an insulating film 13 is deposited and selected. A step of etching to expose the surface of the semi-insulating polycrystalline silicon film 8 is required. When, for example, a CVD SiO2 film is used as the insulating film 13, when it is selectively etched with a hydrofluoric acid solution, the surface of the semi-insulating polycrystalline silicon film 8 containing SiO2 is also etched to some extent. As a result, the thickness of the semi-insulating polycrystalline silicon film 8 becomes thinner, making it impossible to obtain breakdown voltage characteristics as designed. Furthermore, even if the semi-insulating polycrystalline silicon film 8 is etched, silicon that is not bonded with oxygen remains unetched, so the surface of the semi-insulating polycrystalline silicon film 8 becomes rough, and the silicon remains on the wafer as etching residue. remain on top. This reduces subsequent processing accuracy and processing reliability, and ultimately reduces the reliability of the device.
（発明が解決しようとする課題）
以上のように、半絶縁性多結晶シリコン膜を接合終端処
理用の高抵抗体膜として用いた高耐圧プレーナ型素子で
は、その半絶縁性多結晶シリコン膜を絶縁膜で覆った後
に絶縁膜工・ソチング番こより露出させる工程が入るた
めに、十分な逆耐圧特性が得られず、また加工精度や加
工の信頼性を低下させるといった問題があった。(Problems to be Solved by the Invention) As described above, in a high-voltage planar type device using a semi-insulating polycrystalline silicon film as a high-resistance film for junction termination processing, the semi-insulating polycrystalline silicon film is Since a step of exposing the material through an insulating film and a soching plate is required after covering it with an insulating film, sufficient reverse breakdown voltage characteristics cannot be obtained, and there are problems in that processing accuracy and processing reliability are reduced.
本発明は、この様な問題を解決した高耐圧プレーナ型半
導体素子とその製造方法を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a high-voltage planar semiconductor device and a method for manufacturing the same, which solves these problems.
［発明の構成コ
（課題を解決するための手段）
本発明は上記目的を達成するため、高耐圧プレーナ型半
導体素子の接合終端処理用の高抵抗体膜を完全に絶縁膜
で覆った状態とし、かつこの高抵抗体膜の端部に所定の
電位を与えるため１ここの端部に低抵抗の導体膜を介在
させるようにする。[Structure of the Invention (Means for Solving the Problems)] In order to achieve the above object, the present invention provides a method in which a high-resistance film for junction termination of a high-voltage planar semiconductor element is completely covered with an insulating film. , and in order to apply a predetermined potential to the end of this high-resistance film, a low-resistance conductor film is interposed at this end.
すなわち本発明に係る高耐圧プレーナ型半導体素子は、
高抵抗の第１導電型半導体層と、
この第１導電型半導体層表面に選択的に形成されて素子
のｐｎ接合を構成する第２導電型半導体層と、
この第２導電型半導体層から所定距離離れて前記第１導
電型半導体層表面に形成された第１導電型の高濃度拡散
層と、
前記第２導電型半導体層と高濃度拡散層の間の前記第１
導電型半導体層表面に直接または第１の絶縁膜を介して
形成され、一端が前記高濃度拡散層電位に設定された高
抵抗体膜と、
この高抵抗体膜の他端部に接して形成された・この他端
部に前記第２導電型半導体層の電位を与えるための導体
膜と、
前記高抵抗体膜表面を覆う第２の絶縁膜と、を有するこ
とを特徴とする。That is, the high-voltage planar semiconductor device according to the present invention includes a high-resistance first conductivity type semiconductor layer, and a second conductivity type semiconductor layer selectively formed on the surface of the first conductivity type semiconductor layer to constitute a pn junction of the device. a semiconductor layer; a first conductivity type high concentration diffusion layer formed on the surface of the first conductivity type semiconductor layer at a predetermined distance from the second conductivity type semiconductor layer; and the second conductivity type semiconductor layer and the high concentration diffusion layer. the first between the layers
A high-resistance film formed directly on the surface of the conductive semiconductor layer or via a first insulating film, one end of which is set to the high-concentration diffusion layer potential, and a high-resistance film formed in contact with the other end of the high-resistance film. and a conductor film for applying a potential of the second conductivity type semiconductor layer to the other end of the conductive film, and a second insulating film covering the surface of the high-resistance film.
また本発明はその様な高耐圧プレーナ型半導体素子を製
造する方法であって、
ウェハの高抵抗の第１導電型半導体層の表面に選択的に
素子のｐｎ接合を構成する第２導電型半導体層を形成す
る工程と、
前記ウェハ上に第１の絶縁膜を介して多結晶シリコン膜
を堆積する工程と、
前記多結晶シリコン膜を選択エツチングして第１のリン
グ状パターンとこれを取り囲む第２のリング状パターン
を形成し、二つのリング上１＜ターンの間を除いて前記
第１の絶縁膜を工・ンチング除去する工程と、
前記第１のリング状パターンおよびその内側の領域に第
２導電型不純物をイオン注入してその第１のリング状パ
ターンを低抵抗化すると共に第２導電型半導体層表面に
第２導電型高濃度層を形成する工程と、
前記第２のリング状パターンおよびその外側に第１導電
型不純物をイオン注入してその第２のリング状パターン
を低抵抗化すると共に前記第１導電型半導体層表面に第
１導電型高濃度層を形成する工程と、
前記第１．第２のリング状パターンの間を跨ぐように高
抵抗体膜をパターン形成する工程と、前記高抵抗体膜が
形成されたウニノ＼上に第２の絶縁膜を堆積する工程と
、
前記第２の絶縁膜を選択エツチングして前記第１のリン
グ状パターンの内側端部および第２のリング状パターン
の外側端部を露出させると共に、前記第２導電型高濃度
層および第１導電型高濃度層表面を露出させる工程と、
前記第２導電型高濃度層とこれに隣接する第１のリング
状パターンの端部にコンタクトする電極、および前記第
１導電型高濃度層とこれに隣接する第２のリング状パタ
ーンの端部にコンタクトする電極を形成する工程と、
を有することを特徴とする。The present invention also provides a method for manufacturing such a high-voltage planar semiconductor device, comprising: a second conductivity type semiconductor that selectively forms a pn junction of the device on the surface of a high resistance first conductivity type semiconductor layer of a wafer; a step of depositing a polycrystalline silicon film on the wafer through a first insulating film, and selectively etching the polycrystalline silicon film to form a first ring-shaped pattern and a ring-shaped pattern surrounding the first ring-shaped pattern. forming a second ring-shaped pattern and etching and removing the first insulating film except for the area between 1<turns on the two rings; a step of ion-implanting a second conductivity type impurity to lower the resistance of the first ring-shaped pattern and forming a second conductivity type high concentration layer on the surface of the second conductivity type semiconductor layer; and the second ring-shaped pattern. and ion-implanting a first conductivity type impurity into the outside thereof to lower the resistance of the second ring-shaped pattern, and forming a first conductivity type high concentration layer on the surface of the first conductivity type semiconductor layer; 1st. a step of patterning a high-resistance film so as to straddle between the second ring-shaped patterns; a step of depositing a second insulating film on the surface on which the high-resistance film is formed; The insulating film is selectively etched to expose the inner end of the first ring-shaped pattern and the outer end of the second ring-shaped pattern, and the second conductivity type high concentration layer and the first conductivity type high concentration layer are selectively etched. a step of exposing a layer surface; an electrode contacting an end of the second conductivity type high concentration layer and the first ring pattern adjacent thereto; and an electrode contacting the end of the first conductivity type high concentration layer and the adjacent first ring pattern. forming an electrode in contact with the end of the ring-shaped pattern of No. 2;
（作用）
本発明によれば、接合終端処理用の高抵抗体膜を絶縁膜
で覆った状態に保つことによって、高抵抗体膜の膜減り
を防止することができ、これにより素子の逆耐圧の劣化
を防止することができる。(Function) According to the present invention, by keeping the high-resistance film for junction termination covered with an insulating film, it is possible to prevent the high-resistance film from being thinned, thereby reducing the reverse breakdown voltage of the device. deterioration can be prevented.
また高抵抗体膜のエツチングによる残渣の影響がなくな
り、加工精度および加工の信頼性の低下が防止される。Furthermore, the influence of residues caused by etching the high-resistance film is eliminated, and deterioration in processing accuracy and processing reliability is prevented.
（実施例） 以下、本発明の詳細な説明する。(Example) The present invention will be explained in detail below.
第１図は、一実施例のプレーナ型ｐｎ接合ダイオードで
ある。従来の第８図と対応する部分には第８図と同一符
号を付しである。高抵抗のｎ型シリコン層１の表面に選
択的にアノード層としてのｐ型層２が形成され、その周
囲に低濃度のｐ−型層７が形成されている。ｐ−型層７
から所定距離離れたウェハ周辺には高濃度ｎ＋型層１０
が形成されている。ｐ型層２からｎ′″型層１０に跨が
ってウェハ表面に第１の絶縁膜、９が配設されている。FIG. 1 shows an embodiment of a planar pn junction diode. The same reference numerals as in FIG. 8 are given to parts corresponding to those in the conventional FIG. 8. A p-type layer 2 as an anode layer is selectively formed on the surface of a high-resistance n-type silicon layer 1, and a low concentration p-type layer 7 is formed around it. p-type layer 7
A high concentration n+ type layer 10 is placed around the wafer at a predetermined distance from
is formed. A first insulating film 9 is provided on the wafer surface spanning from the p-type layer 2 to the n''-type layer 10.
第１の絶縁膜９上には、低抵抗の導体膜として第１．第
２の多結晶シリコンＭ！ １２１ 。On the first insulating film 9, a first insulating film 9 is formed as a low resistance conductive film. Second polycrystalline silicon M! 121.
１２２が配設されている。これら第１．第２の多結晶シ
リコン膜１２１，１２２はｐ型層２を中心として同心的
にリング状パターンをなして、第１の多結晶シリコン膜
１２゜はｐ型層２とｐ−型層７の境界領域上を覆い、第
２の多結晶シリコン膜１２２はｎ−型層１とｎ＋型層１
０の境界領域上を覆うように形成されている。これら二
つの多結晶シリコン膜１２１．１２□に跨がるように高
抵抗体膜としての半絶縁性多結晶シリコン膜８か配設さ
れている。多結晶シリコン膜１２．，１２□は全体とし
て保護用絶縁膜１４により覆われているか、それらの端
部は除去されて半絶縁性多結晶シリコン膜８の両端部が
それぞれ多結晶シリコン膜１２１．１２２にコンタクト
している。半絶縁性多結晶シリコン膜８上は、ＣＶ Ｄ
Ｓ ｉ Ｏ２膜等の第２の絶縁膜１３により完全に覆
われている。122 are arranged. These first. The second polycrystalline silicon films 121 and 122 form a ring-shaped pattern concentrically around the p-type layer 2, and the first polycrystalline silicon film 12° forms the boundary between the p-type layer 2 and the p-type layer 7. The second polycrystalline silicon film 122 covers the n-type layer 1 and the n+-type layer 1.
It is formed to cover the boundary area of 0. A semi-insulating polycrystalline silicon film 8 as a high resistance film is disposed so as to straddle these two polycrystalline silicon films 121.12□. Polycrystalline silicon film 12. , 12□ are entirely covered with the protective insulating film 14, or their ends are removed so that both ends of the semi-insulating polycrystalline silicon film 8 are in contact with the polycrystalline silicon film 121 and 122, respectively. . On the semi-insulating polycrystalline silicon film 8, CVD
It is completely covered with a second insulating film 13 such as a SiO2 film.
第２の絶縁膜１３にはコンタクト孔か開けられ、ｐ型層
２表面に形成されたｐ１１膜３にコンタクトしてアノー
ド電極４が形成され、またｎ゛型層１０にコンタクトし
て電位固定用の電極１１が形成されている。アノード電
極４側のコンタクト孔は一部多結晶シリコン膜１２１が
露出するように開けられていて、アノード電極４はこの
多結晶シリコン膜１２．にもコンタクトさせている。電
位固定用の電極１１も同様に多結晶シリコン膜１２２に
コンタクトさせている。ｎ”型シリコン層１の裏面には
ｎ＋型層５を介してカソード電極６が形成されている。A contact hole is formed in the second insulating film 13, and an anode electrode 4 is formed in contact with the p11 film 3 formed on the surface of the p-type layer 2, and also in contact with the n-type layer 10 for potential fixing. electrodes 11 are formed. The contact hole on the anode electrode 4 side is opened so that a portion of the polycrystalline silicon film 121 is exposed, and the anode electrode 4 is connected to this polycrystalline silicon film 12. I have also contacted them. The potential fixing electrode 11 is also brought into contact with the polycrystalline silicon film 122 in the same manner. A cathode electrode 6 is formed on the back surface of the n'' type silicon layer 1 with an n+ type layer 5 interposed therebetween.
第２図（ａ）〜（ｅ）は、第１図のｐｎ接合ダイオード
のアノード側の製造プロセスを示したものである。具体
的にその製造プロセスを説明すると、ｎ−型シリコン層
１の表面にボロンのイオン注入と熱拡散によってｐ型層
２およびｐ−型層７を形成した後、ウェハ表面に第１の
絶縁膜９として１μｍ程度の厚い熱酸化膜を形成し、そ
の上に多結晶シリコン膜１２を堆積するＨａ））。次に
ＰＥＰプロセスにより多結晶シリコン膜１２をバターニ
ングして、ｐ−型層７上を覆うリング状の第１の多結晶
シリコン膜１２１、およびこれから所定距離離れたリン
グ状の第２の多結晶シリコン膜１２２を形成する。さら
にＰＥＰプロセスによりこれら第１．第２の多結晶シリ
コン膜１２．。FIGS. 2(a) to 2(e) show the manufacturing process of the anode side of the pn junction diode shown in FIG. 1. To explain the manufacturing process specifically, a p-type layer 2 and a p-type layer 7 are formed on the surface of an n-type silicon layer 1 by boron ion implantation and thermal diffusion, and then a first insulating film is formed on the wafer surface. 9, a thermal oxide film about 1 μm thick is formed, and a polycrystalline silicon film 12 is deposited thereon. Next, the polycrystalline silicon film 12 is buttered by a PEP process to form a ring-shaped first polycrystalline silicon film 121 covering the p-type layer 7, and a ring-shaped second polycrystalline silicon film 121 located a predetermined distance away from this. A silicon film 122 is formed. Furthermore, by the PEP process, these first. Second polycrystalline silicon film 12. .
１２２間の領域をフォトレジストで覆って第１の絶縁膜
９を選択的にエツチング除去する（（ｂ））。The region between 122 is covered with photoresist, and the first insulating film 9 is selectively etched away ((b)).
さらにＰＥＰプロセスを経てｐ型層２とＮ１の多結晶シ
リコン膜１２．にボロン等のｐ型不純物をイオン注入し
て、ｐ型層２の表面にｐ゛型層３を形成すると同時に、
第１の多結晶シリコン膜１２、を低抵抗化する。同様に
して第２の多結晶シリコン膜１２□およびその外側にリ
ン等のｎ型不純物をイオン注入して、ｎ゛型層１ｏを形
成すると同時に第２の多結晶シリコン膜１２□を低抵抗
化する（（ｃ））。Furthermore, through the PEP process, the p-type layer 2 and the N1 polycrystalline silicon film 12. At the same time, a p-type layer 3 is formed on the surface of the p-type layer 2 by ion-implanting p-type impurities such as boron into the p-type layer 2.
The resistance of the first polycrystalline silicon film 12 is reduced. In the same way, n-type impurities such as phosphorus are ion-implanted into the second polycrystalline silicon film 12□ and the outside thereof to form an n-type layer 1o and at the same time lower the resistance of the second polycrystalline silicon film 12□. ((c)).
続いて、保護用絶縁膜１４として熱酸化膜を形成した後
、第１の多結晶シリコン膜１２１の外周部および第２の
多結晶シリコン膜１２□の内周部に開口を開け、半絶縁
性多結晶シリコン膜８を堆積してこれを第１の多結晶シ
リコン膜１２Ｉ、第２の多結晶シリコン膜１２２間に跨
がるようにパターン形成する（（ｄ））。その後ＣＶＤ
法により第２の絶縁膜１３を堆積し、アニールを行う。Subsequently, after forming a thermal oxide film as the protective insulating film 14, openings are made in the outer periphery of the first polycrystalline silicon film 121 and the inner periphery of the second polycrystalline silicon film 12□, and a semi-insulating film is formed. A polycrystalline silicon film 8 is deposited and patterned to extend between the first polycrystalline silicon film 12I and the second polycrystalline silicon film 122 ((d)). Then CVD
A second insulating film 13 is deposited by a method and annealed.
そしてｐ型層２上とこれに隣接する第１の多結晶シリコ
ン膜１２．上、およびｎ＋型層１ｏ上とこれに隣接する
第２の多結晶シリコン膜１２２上に開口を開け、ＡＩの
蒸着、バターニングにより、アノード電極４および電位
固定用電極１１を形成する（（ｅ））。アノード電極４
は第１の多結晶シリコン膜１２、にもコンタクトし、電
極］１は第２の多結晶シリコン膜１２□にもコンタクト
する。A first polycrystalline silicon film 12 is formed on and adjacent to the p-type layer 2. Openings are made on the second polycrystalline silicon film 122 above and on the n+ type layer 1o and adjacent thereto, and the anode electrode 4 and the potential fixing electrode 11 are formed by vapor deposition of AI and buttering ((e )). Anode electrode 4
is also in contact with the first polycrystalline silicon film 12, and electrode]1 is also in contact with the second polycrystalline silicon film 12□.
この実施例によれば、パターン形成された高抵抗体膜と
しての半絶縁性多結晶シリコン膜８は、その上を覆う第
２の絶縁膜１３を７＜ターニングする際にも露出するこ
とはなく、完全に第２の絶縁膜１３で覆われている。し
たがって例えば弗酸系エツチング液で絶縁膜１３を工・
ソチングする場合にも、半絶縁性多結晶シリコン膜８の
膜減りや残渣が生じる事はない。アノード電極４は半絶
縁性多結晶シリコン膜８に直接接触しないが、低抵抗化
された多結晶シリコン膜１２、を介して接続される。ま
たアノード電極４は第１の多結晶シリコン膜１２１に接
続されており、この第１の多結晶シリコン膜１２＋がフ
ィールドプレートとして機能する。したがって従来に比
べて逆耐圧の高し１信頼性の高いｐｎ接合ダイオードが
得られる。According to this embodiment, the patterned semi-insulating polycrystalline silicon film 8 as a high-resistance film is not exposed even when the second insulating film 13 covering it is turned. , completely covered with the second insulating film 13. Therefore, for example, the insulating film 13 can be etched using a hydrofluoric acid-based etching solution.
Even in the case of soching, the semi-insulating polycrystalline silicon film 8 is not thinned and no residue is produced. The anode electrode 4 does not directly contact the semi-insulating polycrystalline silicon film 8, but is connected via a polycrystalline silicon film 12 having a reduced resistance. Further, the anode electrode 4 is connected to a first polycrystalline silicon film 121, and this first polycrystalline silicon film 12+ functions as a field plate. Therefore, a pn junction diode with a higher reverse breakdown voltage and higher reliability than the conventional one can be obtained.
第３図は本発明の他の実施例のプレーナ型ｐｎ接合ダイ
オードである。この実施例では先の実施例と異なり、第
１の多結晶シリコン膜１２．を直接ｐ型層２にコンタク
トさせている。素子周辺の電位固定用の拡散層はｎ型層
１５とｎ＋型層１０により構成しており、第２の多結晶
シリコン膜１２２はｎ型層１５にコンタクトさせている
。アノード電極４は第１の多結晶シリコン膜１２□に直
接コンタクトさせていないが、ｐ型層２を介して両者は
電気的に接続される。電極１１と第２の多結晶シリコン
膜１２２についても同様である。FIG. 3 shows a planar pn junction diode according to another embodiment of the present invention. In this embodiment, unlike the previous embodiment, the first polycrystalline silicon film 12. is in direct contact with the p-type layer 2. A potential fixing diffusion layer around the element is composed of an n-type layer 15 and an n+-type layer 10, and the second polycrystalline silicon film 122 is in contact with the n-type layer 15. Although the anode electrode 4 is not in direct contact with the first polycrystalline silicon film 12□, the two are electrically connected via the p-type layer 2. The same applies to the electrode 11 and the second polycrystalline silicon film 122.
この実施例において更に、アノード電極４を第１の多結
晶シリコン膜１２、にコンタクトさせ、電極１１を第２
の多結晶シリコン膜１２２にコンタクトさせることもで
きる。In this embodiment, the anode electrode 4 is further brought into contact with the first polycrystalline silicon film 12, and the electrode 11 is brought into contact with the second polycrystalline silicon film 12.
It is also possible to contact the polycrystalline silicon film 122.
この実施例によっても先の実施例と同様の効果が得られ
る。This embodiment also provides the same effects as the previous embodiment.
第４図は更に他の実施例のｐｎ接合ダイオードである。FIG. 4 shows a pn junction diode of yet another embodiment.
これは、第１図の実施例における第１の絶縁膜９のうち
、ｎ−型層１上の部分を除去して、高抵抗膜である半絶
縁性多結晶シリコン膜８が直接ｎ−型層１にコンタクト
するようにしたものである。This is achieved by removing the portion of the first insulating film 9 on the n-type layer 1 in the embodiment shown in FIG. It is designed to contact layer 1.
第５図は更に他の実施例のｐｎ接合ダイオードであり、
第１の絶縁膜９のうち、ｎ−型ＩＷｌｌ上の部分のみな
らずｐ−型層７上の部分を除去して、高抵抗膜である半
絶縁性多結晶シリコン膜８が直接ｎ−′型層１およびｐ
−型層７にコンタクトするようにしたものである。FIG. 5 shows a pn junction diode of still another embodiment,
Of the first insulating film 9, not only the part on the n-type IWll but also the part on the p-type layer 7 is removed, so that the semi-insulating polycrystalline silicon film 8, which is a high resistance film, is directly exposed to the n-' mold layer 1 and p
- It is designed to contact the mold layer 7.
第６図は更に他の実施例のｐｎ接合ダイオードである。FIG. 6 shows a pn junction diode of yet another embodiment.
この実施例では、半絶縁性多結晶シリコン膜８の周辺部
については、多結晶シリコン膜を介することなく直接ｎ
′型層１０にコンタクトさせている。In this embodiment, the peripheral part of the semi-insulating polycrystalline silicon film 8 is directly n
' type layer 10 is contacted.
これら第４図〜第６図の実施例によっても先の実施例と
同様の効果が得られる。The embodiments shown in FIGS. 4 to 6 can also provide the same effects as the previous embodiments.
第７図は更に他の実施例のｐｎ接合ダイオードである。FIG. 7 shows a pn junction diode of yet another embodiment.
この実施例においては、半絶縁性多結晶シリコン膜８と
多結晶シリコン膜１２＋、１２□の形成順序を逆にして
いる。この様にしても、保護用絶縁膜１４を例えば薄い
熱酸化膜とすれば、これを選択エツチングして半絶縁性
多結晶シリコン膜８上に開口を開ける工程でのエツチン
グの制御性は高くなり、したがって半絶縁性多結晶シリ
コン膜８の膜減りや残渣をほとんど生じないようにする
ことができる。また多結晶シリコン膜１２１．１２□を
形成し、厚い絶縁膜１３を堆積した後、この絶縁膜１３
をエツチングする工程では半絶縁性多結晶シリコン膜８
を露出させることはない。したがってこの実施例によっ
ても同様の効果が得られる。In this embodiment, the order in which semi-insulating polycrystalline silicon film 8 and polycrystalline silicon films 12+ and 12□ are formed is reversed. Even in this case, if the protective insulating film 14 is, for example, a thin thermal oxide film, the controllability of etching in the step of selectively etching this to open an opening on the semi-insulating polycrystalline silicon film 8 can be improved. Therefore, thinning of the semi-insulating polycrystalline silicon film 8 and almost no residue can be caused. Further, after forming a polycrystalline silicon film 121.12□ and depositing a thick insulating film 13, this insulating film 13
In the process of etching the semi-insulating polycrystalline silicon film 8
will not be exposed. Therefore, similar effects can be obtained with this embodiment as well.
本発明は上記実施例に限られるものではなく、更にその
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。The present invention is not limited to the above embodiments, and can be implemented with various modifications without departing from the spirit thereof.
［発明の効果］
以上述べたように本発明によれば、接合終端処理用の高
抵抗体膜を有する高耐圧プレーナ型半導体素子の高抵抗
体膜の膜減りや残渣の発生を防止して、安定した逆耐圧
特性を持つ信頼性の高い素子を得ることかできる。[Effects of the Invention] As described above, according to the present invention, it is possible to prevent film thinning and generation of residue in a high-resistance film of a high-voltage planar semiconductor element having a high-resistance film for junction termination processing, A highly reliable element with stable reverse breakdown voltage characteristics can be obtained.
第１図は本発明の一実施例のプレーナ型ｐｎ接合ダイオ
ードを示す図、
第２図（ａ）〜（ｅ）はその製造工程を示す図、第３図
は他の実施例のｐｎ接合ダイオードを示す図、
第４図は更に他の実施例のｐｎ接合ダイオードを示す図
、
第５図は更に他の実施例のｐｎ接合ダイオードを示す図
、
第６図は更に他の実施例のｐｎ接合ダイオードを示す図
、
第７図は更に他の実施例のｐｎ接合ダイオードを示す図
、
第８図は従来のｐｎ接合ダイオードを示す図である。
１・・・ｎ−型シリコン層、２・・・ｐ型層、３・・・
ｐ”型層、４・・・アノード電極、５・・・ｎ″型層、
６・・・カソード電極、７・・・ｐ−型層、８・・・半
絶縁性多結晶シリコン膜（高抵抗体膜）、９・・・第１
の絶縁膜、１０−ｎ″型層、１１ ・・・電極、１２１
，１２２”’多結晶シリコン膜（導体膜）、１３・・・
第２の絶縁膜、１４・・・保護用絶縁膜、１５・・・ｎ
型層。
出願人代理人 弁理士 鈴江武彦
第
図
第
図
第
図
第
図
第
図FIG. 1 is a diagram showing a planar pn junction diode according to one embodiment of the present invention, FIGS. 2(a) to (e) are diagrams showing its manufacturing process, and FIG. 3 is a diagram showing a pn junction diode according to another embodiment. , FIG. 4 is a diagram showing a pn junction diode of still another embodiment, FIG. 5 is a diagram showing a pn junction diode of still another embodiment, and FIG. 6 is a diagram showing a pn junction diode of still another embodiment. FIG. 7 is a diagram showing a pn junction diode of still another embodiment. FIG. 8 is a diagram showing a conventional pn junction diode. 1... n-type silicon layer, 2... p-type layer, 3...
p" type layer, 4... anode electrode, 5... n" type layer,
6... Cathode electrode, 7... P-type layer, 8... Semi-insulating polycrystalline silicon film (high resistance film), 9... First
insulating film, 10-n'' type layer, 11...electrode, 121
, 122''' polycrystalline silicon film (conductor film), 13...
Second insulating film, 14... protective insulating film, 15...n
Type layer. Applicant's Representative Patent Attorney Takehiko Suzue
Claims (2)
のｐｎ接合を構成する第２導電型半導体層と、 この第２導電型半導体層から所定距離離れて前記第１導
電型半導体層表面に形成された第１導電型の高濃度拡散
層と、 前記第２導電型半導体層と高濃度拡散層の間の前記第１
導電型半導体層表面に直接または第１の絶縁膜を介して
形成され、一端が前記高濃度拡散層電位に設定された高
抵抗体膜と、 この高抵抗体膜の他端部に接して形成された、この他端
部に前記第２導電型半導体層の電位を与えるための導体
膜と、 前記高抵抗体膜表面を覆う第２の絶縁膜と、を有するこ
とを特徴とする高耐圧プレーナ型半導体素子。(1) A high-resistance first conductivity type semiconductor layer; a second conductivity type semiconductor layer selectively formed on the surface of this first conductivity type semiconductor layer to constitute a pn junction of the device; and this second conductivity type semiconductor a first conductivity type high concentration diffusion layer formed on the surface of the first conductivity type semiconductor layer at a predetermined distance from the layer; and the first conductivity type high concentration diffusion layer between the second conductivity type semiconductor layer and the high concentration diffusion layer.
A high-resistance film formed directly on the surface of the conductive semiconductor layer or via a first insulating film, one end of which is set to the high-concentration diffusion layer potential, and a high-resistance film formed in contact with the other end of the high-resistance film. a conductive film for applying a potential of the second conductivity type semiconductor layer to the other end of the high-resistance film; and a second insulating film covering the surface of the high-resistance film. type semiconductor element.
択的に素子のｐｎ接合を構成する第２導電型半導体層を
形成する工程と、 前記ウェハ上に第１の絶縁膜を介して多結晶シリコン膜
を堆積する工程と、 前記多結晶シリコン膜を選択エッチングして第１のリン
グ状パターンとこれを取り囲む第２のリング状パターン
を形成し、二つのリング上パターンの間を除いて前記第
１の絶縁膜をエッチング除去する工程と、 前記第１のリング状パターンおよびその内側の領域に第
２導電型不純物をイオン注入してその第１のリング状パ
ターンを低抵抗化すると共に第２導電型半導体層表面に
第２導電型高濃度層を形成する工程と、 前記第２のリング状パターンおよびその外側に第１導電
型不純物をイオン注入してその第２のリング状パターン
を低抵抗化すると共に前記第１導電型半導体層表面に第
１導電型高濃度層を形成する工程と、 前記第１、第２のリング状パターンの間を跨ぐように高
抵抗体膜をパターン形成する工程と、前記高抵抗体膜が
形成されたウェハ上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜を選択エッチングして前記第１のリン
グ状パターンの内側端部および第２のリング状パターン
の外側端部を露出させると共に、前記第２導電型高濃度
層および第１導電型高濃度層表面を露出させる工程と、 前記第２導電型高濃度層とこれに隣接する第１のリング
状パターンの端部にコンタクトする電極、および前記第
１導電型高濃度層とこれに隣接する第２のリング状パタ
ーンの端部にコンタクトする電極を形成する工程と、 を有することを特徴とする高耐圧プレーナ型半導体素子
の製造方法。(2) selectively forming a second conductivity type semiconductor layer constituting a pn junction of the device on the surface of the high resistance first conductivity type semiconductor layer of the wafer; selectively etching the polycrystalline silicon film to form a first ring-shaped pattern and a second ring-shaped pattern surrounding it, excluding the area between the two ring patterns; etching away the first insulating film, and ion-implanting a second conductivity type impurity into the first ring-shaped pattern and its inner region to lower the resistance of the first ring-shaped pattern; forming a second conductivity type high concentration layer on the surface of the second conductivity type semiconductor layer; and ion-implanting a first conductivity type impurity into the second ring-shaped pattern and the outside thereof to form the second ring-shaped pattern. forming a first conductivity type high concentration layer on the surface of the first conductivity type semiconductor layer while lowering the resistance; and patterning a high resistance film so as to straddle between the first and second ring-shaped patterns. a step of depositing a second insulating film on the wafer on which the high-resistance film is formed; and a step of selectively etching the second insulating film to remove the inner end of the first ring-shaped pattern and the second insulating film. exposing the outer end of the second ring-shaped pattern and exposing the surfaces of the second conductivity type high concentration layer and the first conductivity type high concentration layer; the second conductivity type high concentration layer and adjacent thereto; forming an electrode in contact with an end of the first ring-shaped pattern, and an electrode in contact with an end of the first conductivity type high concentration layer and a second ring-shaped pattern adjacent thereto; A method for manufacturing a high-voltage planar semiconductor device, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11673690A JP2904545B2 (en) | 1990-05-08 | 1990-05-08 | High breakdown voltage planar semiconductor device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11673690A JP2904545B2 (en) | 1990-05-08 | 1990-05-08 | High breakdown voltage planar semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414266A true JPH0414266A (en) | 1992-01-20 |
| JP2904545B2 JP2904545B2 (en) | 1999-06-14 |
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|---|---|
| JP (1) | JP2904545B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959342A (en) * | 1993-12-08 | 1999-09-28 | Lucent Technologies Inc. | Semiconductor device having a high voltage termination improvement |
| JP2017098440A (en) * | 2015-11-26 | 2017-06-01 | 三菱電機株式会社 | Semiconductor device |
-
1990
- 1990-05-08 JP JP11673690A patent/JP2904545B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| US5959342A (en) * | 1993-12-08 | 1999-09-28 | Lucent Technologies Inc. | Semiconductor device having a high voltage termination improvement |
| JP2017098440A (en) * | 2015-11-26 | 2017-06-01 | 三菱電機株式会社 | Semiconductor device |
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| JP2904545B2 (en) | 1999-06-14 |
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