JPH04135257A - キャッシュメモリ制御装置 - Google Patents

キャッシュメモリ制御装置

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JPH04135257A
JPH04135257A JP2209663A JP20966390A JPH04135257A JP H04135257 A JPH04135257 A JP H04135257A JP 2209663 A JP2209663 A JP 2209663A JP 20966390 A JP20966390 A JP 20966390A JP H04135257 A JPH04135257 A JP H04135257A
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    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） この発明はキャッシュメモリを有するデータ処理装置に
関し、特に主記憶装置の格納データとキャッシュメモリ
データのコヒーレンジ確保方式％式％ （従来の技術） 第３図は、従来のキャッシュメモリを有するデータ処理
装置におけるメモリデータのコヒーレンジ確保動作を説
明するシステム構成図Ｉであり、図において、（ＩＤ［
］）　はデータ処理を行うブロセッサ、（１０１）　は
主メモリ、（１０２）　は主メモリ（１０１）をプロセ
ッサ（１００）　　と共有してデータ処理を行うプロセ
ッサＡ、（１０３）はプロセッサ（１００）に内蔵され
た主メモリ（１０１）の内容の写しを自己のデータ処理
の為にストアスル一方式で保持するキャッシュメモリ、
（１０４ａ）はプロセッサ（１００）　と主メモリ（１
０１）　　とを結ぶメモリバスＡ　、　　（１０４ｂ）
は他プロセツサＡ　（１０２）　　と主メモリ（１０１
）　　とを結ぶメモリバスＢ　、　（１０５）はプロセ
ッサＡ　（１０２）が主メモリ（１０１）へのストア操
作を行う時にキャッシュメモリ（１０３）の無効化を要
求するキャッシュ無効化要求信号、（１０６）はブロモ
・ンサ（１００）がキャッシュ無効化操作を完了したこ
とを通知するキャッシュ無効化完了信号である。
第５図は従来のストアスルーキャッシュを有するデータ
処理装置で、無効化処理を受動的に行う時の論理図であ
り、図において、（１）はキャッシュメモリ（１０３）
のデータアレイを含みブロモ・ンサ（１００）内でのキ
ャッシュメモリアクセスや、キャッシュメモリ無効化要
求を処理するキャッシュメモリ制御部、（２）はキャッ
シュメモリ制御部（１）内のデータアレイに保持されて
いるメモリデータの登録状況をキャッシュブロック単位
で管理する為に、アドレス部（以下Ａ部と称す）と、該
当Ａ部に対応するメモリデータがキャッシュメモリに存
在することを示す有効表示部（以下Ｖ部と称す）とから
構成されるタグメモリ、（３）はプロセッサＡ　（１０
２）からの主メモリ（１０１）　に対するデータストア
要求時に、キャッシュ無効化要求信号（ｔｏｓ）　を受
取るインバリデーション人力レジスタ、（４）はキャッ
シュ無効化要求信号（１０５）をインバリデーション入
力レジスタ（３）に受取るタイミングで同時にメモリバ
スＡ　（１０４ａ）からキャッシュメモリ無効化要求ア
ドレスを受取るインバリデーションアドレスレジスタ、
（５）はインバリデーションアドレスレジスタ（４）の
内容のうちタグメモリ（２）を読出す為に使われるアド
レス部分とキャッシュブロック内アドレス部を除く部分
と、タグメモリ（２）から読出されたＡ部の内容とを比
較し、一致したかどうかを検出するインバリデーション
アドレス比較器、（６）　、　（１０）　、　（１２）
は論理ＡＮＤゲート、（９）は論理ＮＡＮＤゲート、（
７）　、　（１１）は論理ＯＲケート、（８）はキャッ
シュメモリ制御部（１）　に対して、インバリデーショ
ンアドレスレジスタ（４）に保持されているキャッシュ
メモリ無効化要求アドレスがキャッシュメモリ（１０３
）　に存在することから無効化要求を出す為のインバリ
デーションリクエストレジスタである。
第４図は従来のキャッシュメモリを有するデータ処理装
置におけるメモリデータのコヒーレンジ確保動作を説明
するシステム構成図Ｉ＋であり、図において、（１００
）はプロセッサ、（１０１）は主メモリ、（１０２）は
プロセッサＡ、（１０３）はキャッシュメモリ、（１０
４）は主メモリ（１０１）へのアクセスの為にプロセッ
サ（１００）　とプロセッサＡ　（１０２）が共用する
共通メモリバスである。第６図は第４図に示したシステ
ム構成においてプロセッサ（１００）内でのストアスル
一方式のキャッシュメモリ（１０３）無効化処理を自発
的に行う時の論理図であり、図において、（１）はキャ
ッシュメモリ制御部、（２）はタグメモリ、（３）はイ
ンバリデーション人力レジスタ、（４）はインバリデー
ションアドレスレジスタ、（５）はインバリデーション
アドレス比較器、（６）　、　（１２）及び（２１）は
論理ＡＮＤゲート、（７）は論理ＯＲゲート、（８）は
インバリデーションリクエストレジスタである。
次に、第３図、第５図を用いてシステム構成ｌを有する
データ処理装置におけるメモリデータのコヒーレンジ確
保動作を説明する。プロセッサＡ（１０２）が主メモリ
（１０１）へのストア要求をメモリバスＢ　（１０４ｂ
）経由で行うと、主メモリ（１０１）は該ストア要求に
より、内容を更新する。更新に件ってプロセッサ（１０
０）内のキャッシュ（１０３）中に更新されるメモリデ
ータを含む主メモリ（１０１）の写しを保持している場
合には、更新以降にプロセッサ（１００）が更新前の古
いデータを使って処理を行なわないように、データのコ
ヒーレンジ（整合性）を確保する必要がある。その為に
、主メモリ（１０１）はプロセッサ（１００）　に向け
てキャッシュメモリ（１０３）内にプロセッサＡ　（１
０２）が出したストア要求に該当するメモリデータの写
しを無効化するように、メモリバスＡ　（１０４ａ）に
キャッシュ無効化要求アドレスを、そしてキャッシュ無
効化要求信号（１０５）をドライブする。プロセッサ（
１００）においては、キャッシュ無効化要求アドレスを
メモリバスＡ　（１０４ａ）からインバリデーションア
ドレスレジスタ（４）　に、キャッシュ無効化要求信号
（１０５）をインバリデーション人力レジスタ（３）に
各々受取る。次に、インバリデーションアドレスレジス
タ（４）の出力により、タグメモリ（２）を弓き、該当
するキャッシュブロックに関する登録状況を示すＡ部と
７部を読出す。読出されたＡ部はインバリデーションア
ドレス比較器（５）に入力され、インバリデーションア
ドレスレジスタ（４）中のタグメモリ（４）を読出す為
に使われるアドレス部分とキャッシュブロック内アドレ
ス部を除く部分と比較される。もし、上記比較において
Ａ部とインバリデーションアドレスレジスタ内のアドレ
ス部分が一致した場合には、インバリデーションアドレ
ス比較器（５）は１を出力し、不一致の時には０を出力
する。又、タグメモリ（２）から読出されたインバリデ
ーションアドレスレジスタ（２）に該当するキャッシュ
ブロックのデータが有効に登録されているかどうかを示
す７部は、登録時には１を、未登録時には０となる。今
、インバリデーション入力レジスタ（３）が１、即ちキ
ャッシュ無効化要求が存在し、且つインバリデーション
アドレス比較器（５）の出力が１、即ちインバリデーシ
ョンアドレスと、キャッシュメモリ（１０３）のキャッ
シュブロックが持っているメモリアドレスが一致し、且
つタグメモリ（２）から読出された７部の値が１、即ち
キャッシュメモリ（１０３）が主メモリ（１０１）の写
しを保持している時の３条件が成立した時には、論理Ａ
ＮＤゲート（６）が開ぎ、１を出力し、続いて論理ＯＲ
ゲート（７）が開いて１を出力することでインバリデー
ションリクエストレジスタ（８）をセットする。一方、
論理ＡＮＤゲート（６）が開く条件では、論理ＮＡＮＤ
ゲート（９）の出力はＯとなり、論理ＡＮＤゲート（１
０）を閉める為に、キャッシュ無効化完了信号（１０６
）を生成する論理ＯＲケート（１１）は開かない。もし
ここで、インバリデーション人力レジスタ（３）がセッ
トされている時に、キャッシュメモリ（１０３）内に写
しが存在しない場合、即ちインバリデーションアドレス
比較器（５）が不一致により０を出力した時や、タグメ
モリ（２）から読出されたｖ部が未登録を示す０であフ
た場合には、論理ＡＮＤゲート（６）は開かず、論理Ｏ
Ｒゲート（７）を通してインバリデーションリクエスト
レジスタ（８）へのセットは発生しない。
一方、論理ＮＡＮＤゲート（９）は開き１を出力する為
論理ＡＮＤゲート（１０）が開き論理ＯＲゲート（１１
）を通して、キャッシュ無効化完了信号（１０Ｂ）が出
力される。
続いて、インバリデーションリクエストレジスタ（８）
にセットされたキャッシュメモリ（１０３）のデータ無
効化要求と、インバリデーションアドレスレジスタ（４
）に保持されるキャッシュ無効化アドレスは、キャッシ
ュメモリ制御部（１）に人力される。キャッシュメモリ
制御部（１）では、インバリデーションリクエストレジ
スタ（８）からのりクエストを受取ると、内部において
、キャッシュメモリ（１０３）へのアクセスリクエスト
間のプライオリティを取り、他にキャッシュメモリ無効
化要求よりプライオリティの高いリクエストがない時に
は、インバリデーションリクエストレジスタ（８）のリ
クエストを受付け、タグメモリ（２）に対して、インバ
リデーションアドレスレジスタ（４）の内容を以って７
部をＯとする即ち未登録状態にする書込みを行うと共に
、無効化完了通知を出力する。キャッシュメモリ制御部
（１）から出力された無効化完了通知により、論理ＯＲ
ゲート（１１）が開き、キャッシュ無効化完了信号（１
０６）を出力する。又、無効化完了通知により、論理Ａ
ＮＤゲート（１２）は閉ざされて０を出力することでイ
ンバリデーションリクエストレジスタをクリアする。
キャッシュ無効化完了信号（１０６）を受取った主メモ
リ（１０１）は、プロセッサＡ　（１０２）からのスト
ア要求データを該当アドレスへの書込み処理を完了する
。
尚、プロセッサＡ　（１０２）が主メモリ（１０１）か
らのデータ読比しをメモリバスＢ　（１０４ｂ）を介し
て行う時には、プロセッサ（１００）　に対するキャッ
シュメモリ（１０３）のキャッシュ無効化要求信号（１
０５）はアサートされないので、プロセッサ（１００）
　に於いては、何等キャッシュ無効化動作も生じない。
これは以下の動作説明において共通であるので記述を省
略する。
次に、システム構成■を有するデータ処理装置における
メモリデータのコヒーレンジ確保動作を説明する。プロ
セッサＡ　（１０２）が主メモリ（１０１）に対して、
ストア要求を共通メモリハス（１０４）上に乗せる。こ
の時、同時に共通メモリバス（１０４）に付随して存在
するデータ転向方向即ちストアかフェッチかを示すＷ／
Ｒ＃信号で、１即ちストアがフロセッサＡ（１０２，）
　によりドライブされる。次に、ストア要求におけるメ
モリアドレス情報を共通メモリバス（ｔｏ４）　に乗せ
て、主メモリ（１０１）に伝達する為にプロセッサＡ　
（１０２）　は、アドレスストローブ信号をアサートす
る。主メモリ（１０１）　　は、このアドレスストロー
ブ信号がアサートされた時に、共通メモリバス（１０４
）上の情報をストアアドレスとして受取る。この時プロ
セッサ（１００）は、ＩＩＩ／Ｒ＃信号が１であり、且
つ、アドレスストローブ信号がアサートされて１である
こと、且つキャッシュメモリ制御部（１）から自分が現
在共通メモリバス（１０４）を使用してない事をＯで示
す信号が出ているために、論理ＡＮＤゲート（２１）が
開き、１を出力する。論理ＡＮＤゲート（２１）から出
力された１は、インバリデーション人力レジスタ（３）
にセットされると共に、インバリデーションアドレスレ
ジスタ（４）に共通メモリハス（１０４）上のプロセッ
サＡ　（１０２）からのストアアドレスをサンプルする
。
これから後の動作、即ちインハリデージョンアドレスレ
ジスタ（４）にサンプルしたアドレスに相当する主メモ
リ（１０１）のデータの写しをキャッシュメモリ（１０
３）が保持しているかどうかをタグメモリ（２）を引い
てインバリデーションアドレス比較器（５）と論理Ａ　
Ｎ　Ｄケート（６）とで判定し、もしキャッシュメモリ
（１０３）　　に写しがある時にはキャッシュメモリ制
御部（１）か無効化操作を行う部分は前記の中で説明し
たのでここでは省略する。
但し、第６図が第５図の動作と異なる部分は、キャッシ
ュ無効化完了の報告を主メモリ（１０１）に対して行な
わないことである。つまり、第６図におけるキャッシュ
無効化動作は、プロセッサＡ（１０２）のストア要求が
共通メモリバス（１０４）上を通る時に、プロセッサ（
１００）はそのトラフィックを監視することで自己完結
させるために無効化完了報告は不要になる。
（発明が解決しようとする課題） 従来のデータ処理装置は以上のように構成されているの
で、システム構成が異なると、キャッシュメモリのコヒ
ーレンジ確保操作も異なる為に別々の論理構成をとって
いたのでプロセッサの共通利用が図れず、新規開発を余
儀なくされる等のシステム構成変化への対応性が欠如し
ていた。
又、第２図で示すような２階層キャッシュを持つシステ
ム構成をとる場合には、共通メモリバス（１０４）のト
ラフィック全てをプロセッサバス（１０８）に伝える必
要があることから、システムの性能低下を招く恐れがあ
る。
この発明は、上記のような問題点を解消するためになさ
れたもので、キャッシュメモリを内蔵するデータ処理装
置におけるメモリデータのコヒーレンジ確保方式をシス
テム構成の変化に柔軟に対応できると共に、コヒーレン
ジ確保動作によるシステム性能低下への影響度を小さく
抑えることができるデータ処理装置を得ることを目的と
する。
（課題を解決するための手段） この発明に係るデータ処理装置は、主記憶装置と該主記
憶装置を共通にアクセスする複数のプロセッサをバスを
介して接続すると共に、プロセッサにキャッシュメモリ
と他のプロセッサが上記主記憶装置の所定のアドレスに
データストア時に、該アドレスに対応するキャッシュメ
モリのアドレスに記憶されたデータを無効とし、メモリ
データのコヒーレンジを確保するキャッシュメモリ制御
部と、上記プロセッサに、他のプロセッサが主記検装置
にデータストア検知時に、データストアアドレスに対応
するキャッシュメモリのアドレスに有効データを保持し
ているか否かを能動的にモニタし、データの保持時に保
持データを無効としメモリデータのコヒーレンジを確保
する第１の手段と、他のプロセッサが主記憶装置にデー
タストア時に、主記憶装置より出力されるキャッシュ無
効化信号受信時に、データストアアドレスを受け取り、
該アドレスに対応するキャッシュメモリのアドレスに有
効データを保持しているか否かを受動的に調へ、データ
保持時に保持データを無効とし、メモリデータのコヒー
レンジを確保する第２の手段と、上記第１の手段を作動
させるか、第２の手段を作動させるか、或は第１及び第
２の手段の双方を作動させるか選択する選択手段とを備
えたものである。
（作用） この発明におけるデータ処理装置は、メモリデータのコ
ヒーレンジ確保を行う３種の動作モートを選択して実現
することにより、論理を変更しなくでも選択手段に動作
モートを設定するだけで、コヒーレンジ確保動作を切り
換えられることから、多様なシステム構成、例えばこの
データ処理装置を１個のＬＳＩで構成したような場合に
適用できると共に、コヒーレンジ確保に関して最適な動
作モードを選択することでシステム性能の低下を最小限
に抑えることができる。
〔実施例〕
以下この発明の一実施例を図に基づいて説明する。第２
図は本発明のキャッシュメモリを有するデータ処理装置
におけるメモリデータのコヒーレンジ確保動作を説明す
るシステム構成図ＩＩＩであり、図において、（１００
）はプロセッサ、（１０１）は主メモリ、（１０２）は
プロセッサＡ、　（１０３）はストアスル一方式のキャ
ッシュメモリ、（１０４）は共通メモリバス、（１０５
）はキャッシュ無効化要求信号、（１０６）はキャッシ
ュ無効化完了信号、（１０７）は主メモリ（１０１）を
プロセッサ（１００）及びプロセッサＡ　（１０２）　
　と共有してデータ処理を行うプロセッサＢ、　（１０
８）はプロセッサ（１００）及びプロセッサＢ　（１０
７）が主メモリ（１０１）をアクセスする時のメモリア
ドレスやデータの転送及びキャッシュメモリ（１０３）
の無効化要求時のメモリアドレス情報の伝送に用いられ
るプロセッサバス、（１０９）はプロセッサ（１００）
及びプロセッサＢ（１０７）　によって使用され、主メ
モリ（１０１）の写しを保持するストアスル一方式の外
部キャッシュメモリ、　　（１１０）はメモリバス（１
０４）　において、プロセッサＡ　（１０２）からの主
メモリ（１０１）のアクセスを監視し、ストア要求が発
生した時にはプロセッサ（１００）　に対して、キャッ
シュ無効化要求信号（１０５）及び無効化要求アドレス
をプロセッサバス（１０８）経由で伝達するメモリバス
スヌーパである。
第１図は本発明のプロセッサ（１００）内におけるスト
アスル一方式のキャッシュメモリ（１０３）の無効化処
理を行う論理図であり、図において、（１）はキャッシ
ュメモリ制御部、（２）はタグメモリ、（３）はインバ
リデーション入力レジスタ、（４）はインバリデーショ
ンアドレスレジスタ、（５）はインバリデーションアド
レス比較器、（６）　、　（１０ａ）　。
（１２）　、　（２１）　、　（２５）　、　（２８）
　、　（２９）は論理ＡＮＤゲート、（７）　、　（１
１）　、　（２２）　、　（２６）は論理ＯＲゲート、
（８）はインバリデーションリクエストレジスタ、（９
）は論理ＮＡＮＤゲート、（２０）はキャッシュメモリ
内のメモリデータコヒーレンジ確保動作モードを制御す
るコヒーレンジ動作モードフラグ（以下ＦＬＡＧと称す
）、（２３）はＦＬＡＧ　（２０）の内容に基づいて、
キャッシュメモリ（１０３）への無効化要求の入力種類
を選択するセレクタ、（２４）はＦＬＡＧ　（２０）の
内容に基づいて、キャッシュ無効化完了信号（１０６）
への出力を制御するキャッシュ無効化完了制御人力レジ
スタ、（２７）はキャッシュ無効化完了制御人力レジス
タ（２４）の内容に基づいて、キャッシュメモリ（１０
３）が無効化される条件時に、キャッシュメモリ制御部
（１）から出力されるキャッシュ無効化動作完了時に、
キャッシュ無効化完了信号（１０６）の出力を制御する
無効化完了制御レジスタ、（１０５）はキャッシュ無効
化要求信号、（１０６）はキャッシュ無効化完了信号、
（１０８）はプロセッサバスである。
次に、動作について説明する。第１図に示したプロセッ
サ（１００）内部の論理構成例は、ＦＬＡＧ（２０）の
内容により、第２図のシステム構成例ＩＩＩのみならず
、第３図のシステム構成例Ｉ、更に第４図のシステム構
成例ＩＩにも通用可能である。
■第３図のシステム構成例■における動作説明従来技術
の動作説明中、■′ｓ３図、第５図での動作説明と概ね
重複することから、従来技術との差異部分について説明
する。又、この時、第１図中のメモリバス（１０８）は
、第３図中のシステムバスＡ　（１０４ａ）と同じであ
る。
システム動作の開始に先立ってＦＬＡＧ（２０）に、第
３図のシステム構成例Ｉに対応する動作モートが設定さ
れる。設定される内容はセレクタ（２３）の出力として
キャッシュ無効化要求信号（ｔｏ５）を選択すると共に
、キャッシュ無効化完了制御人力レジスタ（２４）にも
キャッシュ無効化要求信号（１０５）を入力する状態と
する値である。
この状態においてシステム動作が開始された後に、フロ
セッサＡ　（１０２）が主メモリ（１０１）に対して、
ストア要求をメモリバスＢ　（１０４ｂ）経由で行うと
、主メモリ（１０１）　　は該ストア要求によりデータ
を更新する。更新に伴って主メモリ（１０１）はプロセ
ッサ（１００）　　に対してメモリバスＡ　（１０４ａ
）にキャッシュメモリ（１０３）の無効化要求アドレス
を、そしてキャッシュ無効化要求信号（１０５）を１に
ドライブする。プロセッサ（１００）　においては、セ
レクタ（２３）を通してキャッシュ無効化要求信号（１
０５）をインバリデーション人力レジスタ（３）に、又
、キャッシュ無効化完了制御人力レジスタ（２４）にも
キャッシュ無効化要求信号（１０５）を各々セットする
。同時に、メモリバスＡ　（１０４ａ）上の無効化要求
アドレスをインバリデーションアドレスレジスタ（４）
にセットする。ここから後の動作、即ちインバリデーシ
ョンアドレスレジスタ（４）にサンプルしたアドレスに
相当する主メモリ（１０１）のデータの写しをキャッシ
ュメモリ（１０３）が保持しているかどうかをタグメモ
リ（２）を引いてインバリデーションアドレス比較器（
５）と論理ＡＮＤゲート（６）とで判定し、もしキャッ
シュアドレスメモリ（１０３）　に写しが存在する時に
は、インバリデーションリクエストレジスタ（８）への
セットによりキャッシュメモリ制御部（１）か無効化操
作を行う部分は従来技術の動作説明と同じである。もし
、インバリデーション入力レジスタ（３）がセットされ
た時タグメモリ（２）を読出して、キャッシュメモリ（
１０３）中にデータの写しがあるか否かを判定した結果
、存在しない場合には、論理ＡＮＤゲート（９）が開く
。一方この時キャッシュ無効化入力制御入力レジスタ（
２４）がＦＬＡＧ（２０）の制御によりキャッシュ無効
化要求信号（１０５）をセットし、１を出力しているの
で、論理ＡＮＤゲート（ｌｏａ）は開ぎ、１を圧力する
。その結果、論理ＯＲケート（Ｉｆ）を介してキャッシ
ュ無効化完了信号（１０６）が出力され、主メモリ（１
０１）に無効化処理の完了が伝えられる。
また、キャッシュメモリ（１０３）　に無効化すべきメ
モリデータの写しが存在した時の完了報告は、次の様に
なる。即ち、論理ゲート（６）の出力が１にセットされ
ると、論理（ＩＲゲート（７）を通してインバリデーシ
ョンリクエストレジスタ（８）が１にセットされる。同
時に、キャッシュ無効化完了制御人力レジスタ（２４）
が１にセットされているので、論理ＡＮＤゲート（２５
）は開き１を出力し、論理ＯＲゲート（２６）を通って
無効化完了制御レジスタ（２７）に１がセットされる。
−たん１にセットされた無効化完了制御レジスタ（２７
）は、論理ＡＮＤゲート（２８）及び論理ＯＲゲート（
２６）によってキャッシュメモリ制御部（１）がキャッ
シュメモリ（１０３）の無効化処理を完了するまでの間
ホールトされる。
キャッシュメモリ制御部（１）においてインバリデーシ
ョンリクエストレジスタ（８）からの無効化要求を受付
け、無効化処理を行う時には論理ＡＮＤゲート（２９）
が開くことから１に出力され、論理ＯＲゲート（１１）
を介して主メモリ（１０２）　に向けてキャッシュ無効
化完了信号（１（１６）がドライブされると同時に論理
ＡＮＤゲート（１２）、　　（２８）が閉じられてイン
バリデーションリクエストレジスタ（８）及び無効化完
了制御レジスタ（２７）はクリアされる。
■第４図のシステム構成例ＩＩにおける動作説明従来技
術の動作説明中、■第４図、第５図での動作説明、及び
本発明の動作説明中、■第３図のシステム構成例工にお
ける動作説明と重複する部分の説明は省略する。尚、第
４図におけるメモリバス（１０４）は第１図中のメモリ
バス（１０８）　　と同じになる。
システム動作の開始に先立ってＦＬＡＧ　（２０）に第
４図のシステム構成例ＩＩに対応する動作モードが設定
される。設定される内容は、セレクタ（２３）の出力と
して論理ＡＮＤゲート（２１）の出力を選択すると共に
、キャッシュ無効化完了制御人力レジスタ（２４）へ、
キャッシュ無効化要求信号（１０６）を受取らない状態
とする値である。上記のＦＬＡＧ　（２０）の設定によ
り、キャッシュ無効化完了制御人力レジスタ（２４）に
は常にＯがセットされることから、論理ＡＮＤケート（
２５）は常に閉ざされ、従って論理ＯＲケート（２６）
を通して無効化完了制御レジスタ（２７）は常に０にセ
ットされる。キャッシュ無効化完了制御人力レジスタ（
２４）か掌に０であることから、論理ＡＮＤゲート（１
０ａ）は常時閉ざされＯを出力すること、且つ無効化完
了制御レジスタ（２７）が常に０であることから、論理
ＡＮＤゲート（２９）は常に閉ざされ０を出力すること
から、論理ＯＲゲート（１１）を通して出力されるキャ
ッシュ無効化完了信号（１０６）　は常に０となる。
このＦＬＡＧ　（２０）の設定後にシステム動作が開始
される。プロセッサＡ　（１０２）が主メモリ（１０１
）　に対してストア要求アドレスを共通メモリバス（１
０４）に乗せ、Ｗ／Ｒ＃（ｇ号を１にセットする。次に
ストア要求を主メモリ（１０１）　にサンプルする為に
プロセッサＡ　（１０２）　はアドレスストローブ信号
を１にドライブする。この時、主メモリ（１０１）はス
トア要求アドレスとＷ／Ｒ＃信号とをメモリバス（１０
４）から受取り、ストア動作処理を開始する。同時にプ
ロセッサ（ｉｏｏ）においては、論理ＡＮＤゲート（２
１）が開き、１を出力し、ＦＬＡＧ　（２０）の値によ
ってセレクタ（２３）を通過してインバリデーション人
力レジスタ（３）に１がセットされると共にインバリデ
ーションアドレスレジスタ（４）に無効化要求アドレス
かセットされる。この後に続くキャッシュメモリ（１０
３）　に対する無効化要求アドレスに該当するメモリデ
ータの写しの登録有無判定及びもし登録されている場合
の無効化操作は前述の通りである。但し、上記の如＜　
ＦＬＡＧ（２０）が、キャッシュ無効化完了信号（１０
６）をドライブしない様に設定されている点が異なる。
■第２図のシステム構成例ＩＩＩにおける動作説明シス
テム動作の開始に先立って、　ＦＬＡＧ（２０）に第２
図のシステム構成例ＩＩ＋に対応する動作モードが設定
される。設定される内容はセレクタ（２３）の出力とし
て論理ＯＲゲート（２２）の出力を選択すると共に、キ
ャッシュ無効化完了制御人力レジスタ（２４）にもキャ
ッシュ無効化要求信号（１０５）を人力する状態とする
値である。
この状態においてシステム動作が開始された後のフロセ
ッサ（１００）　におけるキャッシュメモリ（１０３）
のコヒーレンジ動作は次の通りである。
■−１．プロセッサＡ　（１０２）　（７）主メモリ（
１０１）　７クセスに関する動作説明 フロセッサＡ　（１０２）が共通メモリバス（１０４）
を介して主メモリ（１０１）にストア要求を出した場合
には、外部キャッシュメモリ（１０９）　　とメモリバ
ススヌーパ（１１０）　　とが同時にメモリバス（１０
４）上のストア要求を独立に監視し、外部キャッシュメ
モリ（１０９）は、自分でもし主メモリ（１０１）のデ
ータの写しを保持している場合には無効化処理を行い、
メモリバススヌーバ（１１０）は、プロセッサバス（１
０８）　　に割り込みを入れて、プロセッサＡ（１０２
）からのストア要求に対応するメモリアドレスをキャッ
シュ無効化要求アドレスとしてプロセッサバス（１０８
）　に出力すると共に、キャッシュ無効化要求信号（１
０５）を１にセットする。プロセッサ（１００）はキャ
ッシュ無効化要求信号（１０５）が１より論理ＯＲゲー
ト（２２）が開き１にセットされた出力はＦＬＡＧ（２
０）による動作モードの設定値から、セレクタ（２３）
を通過してインバリデーション入力レジスタ（３）をセ
ットする一方で、インバリデーションアドレスレジスタ
（４）にメモリバス（１０８）から、キャッシュ無効化
要求アドレスを受取る。又、キャッシュ無効化完了制御
入力レジスタ（２４）にも、ＦＬＡＧ　（２０）の設定
値の制御の元にキャッシュ無効化要求信号（１０５）を
人力して１をセットする。この後のキャッシュメモリ（
１０３）の無効化動作及びキャッシュ無効化完了信号（
１０Ｂ）の出力動作は、前記本発明の動作説明中、■第
３図のシステム構成例Ｉにおける動作説明と同一である
のでここでは省略する。
■−２．プロセッサＢ　（１０７）の主メモリ（１０１
）アクセスに関する動作説明 プロセッサＢ　（１０７）が主メモリ（１０１）アクセ
スの為にプロセッサバス（１０８）を介して外部キャッ
シュメモリ（１０９）に対するストア要求を出力すると
、プロセッサ（１００）は本発明の動作説明中■第４図
のシステム構成例ＩＩにおける動作説明環で述べた時と
同じ動作により論理ＡＮＤゲート（２１）か開くことで
、論理ＯＲゲート（２２）の出力は、セレクタ（２３）
を通してインバリデーション入力レジスタ（３）をセッ
トすると共に、インバリデーションアドレスレジスタ（
４）にキヤ・ソシュ無効化要求アドレスの意味でストア
アドレスを受取る。これ以降の動作は本発明の動作説明
中２項と全く同一になる。又、キャッシュ無効化完了信
号（１０６）は出力されない。
又、■−１と■−２にて述べた動作については、プロセ
ッサバス（１０８）の使用権が排他的に取られることか
ら、シリアライズされて、プロセッサ（１００）におい
て競合することはない、よって、第３図の如きシステム
構成においても、メモリデータのコヒーレンジ確保が正
しく行なわれることになる。
なお、上記実施例では、プロセッサ（１００）内のキャ
ッシュメモリ（１０３）及び外部キャッシュメモリ（１
０９）を説明の簡単化の為にストアスルーキャッシュと
したが、ストアインキャッシュとして構成した場合にお
いても上記実施例と同様の効果を奏する。
更に、キャッシュメモリを使用したデータ処理装置とし
て、従来、「特開平］−２３３５３７号」に示すものか
あるが、この装置は、キャッシュメモリの使用用途（デ
ータ用と命令用）を選択的に設定／解除する手段を設け
ることが請求の目的であり、本発明のようにキャッシュ
メモリにおけるメモリデータのコピー（データ及び命令
を問わず）と主記憶内のメモリデータとの間の整合性を
確保する動作（技術的にはバッファ無効化或はデータコ
ヒーレンジ確保という）のモードを複数設けると共に、
動作モードを選択的に或は組合せて指定／解除するもの
とは作用効果は異なる。
また、他に「特開昭５９−２１７２８３号」に示すもの
があるが、このものは、複数のアクセス要求装置（例え
ばｃｐｕ　）に共有されるストアイン方式キャッシュメ
モリにおいて、メモリ格納動作（ストア）の処理モート
を設定／解除する手段を設けることによりメモリ系の構
成変更を可能にすることでシステムの可用性を高めるこ
とを目的としており、上記にて示した本発明とは目的、
実現手段及び効果も異なる。
〔発明の効果〕
以上のようにこの発明によれば、メモリデータのコヒー
レンジを確保する第１の手段と、第２の手段と、前記第
１の手段或は第２の手段、或は第１と第２の手段を同時
に作動させるかを指示する選択手段を備えたので、一種
類のデータ処理装置によって、複数種類のシステム構成
を実現でき、データ処理装置の可用度を非常に高めるこ
とができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるデータ処理装置内に
おけるストアスル一方式のキャッシュメモリの無効化処
理を行う論理図、第２図は本発明のキャッシュメモリを
有するデータ処）里におけるメモリデータのコヒーレン
ジ確保動作を説明するシステム構成図ＩＩＩ　、第３図
は従来のキャッシュメモリを有するデータ処理装置にお
けるメモリデータのコヒーレンジ確保動作を説明するシ
ステム構成図■、第４図は従来のキャッシュメモリを有
するデータ処理装置におけるメモリデータのコヒーレン
ジ確保動作を説明するシステム構成図Ｉ＋、第５図は従
来の第３図におけるシステム構成図Ｉでストアスルーキ
ャッシュを有するデータ処理装置において、無効化処理
を受動的に行う時の論理図、第６図は従来の第４図にお
けるシステム構成図ＩＩで、ストアスルーキャッシュを
有するデータ処理装置において無効化処理を自発的に行
う時の論理図である。 図において、（１）はキャッシュメモリ制御部、（２）
はタグメモリ、（３）はインバリデーション入力レジス
タ、（４）はインバリデーションアドレスレジスタ、（
５）は比較器、（２０）はコヒーレンジ動作モードフラ
グ、（２３）はセレクタ、（２７）は無効化完了制御レ
ジスタ、（１００）　はプロセッサ、（１０１）は主メ
モリ、（１０２）はプロセッサＡ、　（１０３）はキャ
ッシュメモリ、（１０４）は共通メモリバス、（１０５
）はキャッシュ無効化要求信号、（１，０７）はプロセ
ッサＢ、（１０８）はプロセッサハス。 なお、各図中、同一符号は同一または相当部分を示す。 手 続 補 正 書（自発） 補正の内容 平成 年　１０　月２９ 日 明細書第２１頁第１１行の 「入力制御」 という記載 を 「完了制御」 と補正する。 以 上 １、事件の表示 特願平２−２０９６６３号 ２゜ 発明の名称 データ処理装置 ３゜ 補正をする者 事件との関係　特許出願人 住　所　　　東京都千代田区丸の内二丁目２番３号名　
称（６０１）三菱電機株式会社 代表者志岐守哉 ４、代理人 住所 東京都中央区日本橋本町１丁目９番１３号中山ビル４階 手続補正書（ＩＮ） 平成３年８月２日 １、事件の表示 特願平２−２０９６６３号 ２、発明の名称 データ処理装置 ３、Ｍ正をする者 事件との関係　特許出願人 住　所　　　東京都千代田区丸の内二丁目２番３号名　
称（６０１）三菱電機株式会社 代表者志岐守哉 ４代理人 住　所　　　東京都中央区日本橋本町１丁目９番１３号
中山ビル４階 ６　補正の内容 （１）明細、ｉＦ第１４頁第１２行ないし第１５頁第１
６行の「この発明・・・ものである。」という記載を以
下の如く補正する。 「この発明に係るデータ処理装置は、主記憶装置と該主
記憶装置を共通にアクセスする複数のプロセッサをバス
を介して接続すると共に、プロセッサ中に、キャッシュ
メモリと、他のプロセッサが上記主記憶装置の所定のア
ドレスにデータをストアする時に該アドレスに対応する
キャッシュメモリに置かれたデータを無効化してメモリ
データのコヒーレンジを確保するキャッシュメモリ制御
部とを設け、このキャッシュメモリ制御部には、次の手
段を備えたものである。 ａ、他のプロセッサによる主記憶装置へのデータストア
の検知時に、データストアアドレスに対応するキャッシ
ュメモリのアドレスに有効データを保持しているか否か
を能動的にモニタし、データの保持時に保持データを無
効としメモリデータのコヒーレンジを確保する第１の手
段。 ｂ　他のプロセッサが主記憶装置にデータストアしたこ
とにより主記憶装置から出力されるキャッシュ無効化信
号受信時に、データストアアドレスを受け取り、該アド
レスに対応するキャッシュメモリのアドレスに有効デー
タを保持しているか否かを受動的に調べ、データ保持時
に保持データを無効とし、メモリデータのコヒーレンジ
を確保する第２の手段。 Ｃ上記第１の手段を作動させるか、第２の手段を作動さ
せるか、或は第１及び第２の手段の双方を作動させるか
選択する選択手段。」 （２）図面中第２図を別紙の如く補正する。 ７　添付書類の目録 補正図面　　　　　　　　　　　　　　１通以　　上 第 図

Claims (1)

    【特許請求の範囲】
  1. 主記憶装置と該主記憶装置を共通にアクセスする複数の
    プロセッサをバスを介して接続すると共に、プロセッサ
    にキャッシュメモリと他のプロセッサが上記主記憶装置
    の所定のアドレスにデータストア時に、該アドレスに対
    応するキャッシュメモリのアドレスに記憶されたデータ
    を無効とし、メモリデータのコヒーレンジを確保するキ
    ャッシュメモリ制御部を備えたものにおいて、上記プロ
    セッサに、他のプロセッサが主記憶装置にデータストア
    検知時に、データストアアドレスに対応するキャッシュ
    メモリのアドレスに有効データを保持しているか否かを
    能動的にモニタし、データの保持時に保持データを無効
    としメモリデータのコヒーレンジを確保する第１の手段
    と、他のプロセッサが主記憶装置にデータストア時に、
    主記憶装置より出力されるキャッシュ無効化信号受信時
    に、データストアアドレスを受け取り、該アドレスに対
    応するキャッシュメモリのアドレスに有効データを保持
    しているか否かを受動的に調べ、テータ保持時に保持デ
    ータを無効とし、メモリデータのコヒーレンジを確保す
    る第２の手段と、上記第１の手段を作動させるか、第２
    の手段を作動させるか、或は第１及び第２の手段の双方
    を作動させるか選択する選択手段とを備えたことを特徴
    とするデータ処理装置。
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