JP2593222B2 - マルチプロセッサシステムのインタロック方式 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は，マルチプロセッサシステムにおけるプロ
セッサ間のインタロック方式に関するものである。

［従来の技術］ 第４図は，一般的なマルチプロセッサシステムの構成
を示すブロック図である。図において，（1a）は第１の
プロセッサ，（1b）は第２のプロセッサ，（２）は第１
および第２のプロセッサ（1a），（1b）に共有される主
メモリ，（3a）は第１のプロセッサ（1a）に内蔵される
第１のストアインキャシュメモリ，（3b）は第２のプロ
セッサ（1b）に内蔵される第２のストアインキャシュメ
モリ，（４）は第１および第２のプロセッサ（1a），
（1b）と主メモリ（２）間を接続するメモリバスであ
る。

第５図は従来のマルチプロセッサシステムのインタロ
ック方式の構成ブロック図である。図において，（１）
〜（４）は第４図のものと同様である。（５）はリクエ
ストIDレジスタで，主メモリ（２）にあって第１のプロ
セッサ（1a）または第２のプロセッサ（1b）から出力さ
れたリクエスト種類をメモリバス（４）を介して受け取
る。（６）はメモリアドレスレジスタで，主メモリ
（２）にあって，第１のプロセッサ（1a）または第２プ
ロセッサ（1b）から出力されたリクエストアドレスをメ
モリバス（４）を介して受け取る。（７）はデコーダ
で、リクエストIDレジスタ（５）の出力を解読し，リク
エストの種類を判定する。（8a），（8b）は，デコーダ
（７）の出力で，第１および第２のプロセッサ（1a），
（1b）の各々からのインタロックリクエストを意味する
第１および第２のリクエストロック信号，（9a），（9
b）は第１および第２のメモリインタロック制御機構
で，主メモリ（２）にあって，第１および第２のプロセ
ッサ（1a），（1b）の各々から発行されたインタロック
リクエストを管理すると共にインタロック中には，第１
および第２のプロセッサ（1a），（1b）の各々から出力
されたリクエストを監視することで，インタロックアド
レスに該当するリクエストをブロックする。（10）は論
理オアゲート，（11）はインタロックレジスタで，第１
および第２のメモリインタロック制御機構（9a），（9
b）にあって，現在対応する第１および第２のプロセッ
サ（1a），（1b）からインタロックがかかっていること
を示している。（12）はインタロックアドレスレジスタ
で，第１および第２のメモリインタロック制御機構（9
a），（9b）にあって，インタロックされたメモリアド
レスを保持する。（13）は比較器で，第１および第２の
メモリインタロック制御機構（9a），（9b）にあって，
インタロックアドレスレジスタ（12）とメモリアドレス
レジスタ（６）とからインタロックされたアドレスに対
してメモリリクエストが来たかどうかを検出する。（1
4）は第１および第２のメモリインタロック制御機構（9
a），（9b）にある論理アンドゲート，（15）は第１お
よび第２のメモリインタロック制御機構（9a），（9b）
にあるノットゲート，（16）は第１および第２のメモリ
インタロック制御機構（9a），（9b）にある論理アンド
ゲート，（17）は論理オアゲート，（18）はインタロッ
ク信号で，論理オアゲート（15）から出力され，インタ
ロックされたメモリアドレスに第１および第２のプロセ
ッサ（1a），（1b）からリクエストが来たことを示す。
（19）はメモリセレクト信号で，デコーダ（７）から出
力され，メモリ素子に対してアクセスするためのもので
ある。（20）はメモリセレクトレジスタで，メモリセレ
クト信号（19）をインタロック信号（18）でゲートす
る。（21）はメモリアクセスレジスタで，メモリアドレ
スレジスタ（６）の出力をインタロック信号（18）でゲ
ートする。（21a），（21b）は第１および第２のリリー
スロック信号で，デコーダ（７）の出力で，第１および
第２のプロセッサ（1a），（1b）のそれぞれに対応した
インタロック解除をするためのものである。

従来のマルチプロセッサシステムのインタロック方式
は上記のように構成され，第１のプロセッサ（1a）はイ
ンタロックをとるためにメモリバス（４）に，インタロ
ックリクエストとインタロックをメモリアドレスを送出
すると，主メモリ（２）は，メモリバス（４）からのイ
ンタロックリクエストとインタロックを行うメモリアド
レスをそれぞれリクエストIDレジスタ（５）およびメモ
リアドレスレジスタ（６）で受け取る。続いて，リクエ
ストIDレジスタ（５）の出力はデコーダ（７）に入力さ
れ，デコーダ（７）はリクエストの種類を解読し，第１
のプロセッサ（1a）に対応するリクエストロック信号
（8a）を有意とする。第１のリクエストロック信号（8
a）は論理オアゲート（10）を通りインタロックレジス
タ（11）にセットされる。同時に第１のリクエストロッ
ク信号（8a）は，インタロックアドレスレジスタ（12）
にメモリアドレスレジスタ（６）からインタロックリク
エストに対応したメモリアドレスをセットする。

以上がインタロックのセット処理である。

もし，メモリインタロック制御機構（9a）にインタロ
ックがセットされている時に第２のプロセッサ（1b）か
らメモリアクセスリクエストが来た場合の動作は以下の
通りである。

インタロックレジスタ（11）にセットされた値は，リ
リースロック信号（22a）が有意にならない限りノット
ゲート（15）および論理アンドゲート（16）並びに論理
オアゲート（10）によって保持されている。また，イン
タロックアドレスレジスタ（12）も第１のリクエストロ
ック信号（8a）が来ない間は最新のリクエストロック信
号が有意になってセットされたアドレス値を保持してい
る。いま，リクエストIDレジスタ（５）に第２のプロセ
ッサ（1b）からメモリアクセスリクエストが，さらにメ
モリアドレスレジスタ（６）にリクエストアドレスがセ
ットされると，リクエストIDレジスタ（５）の出力を受
け取ったデコーダ（７）は，メモリセレクト信号（19）
を送出する。一方，メモリアドレスレジスタ（６）の内
容は，インタロックアドレスレジスタ（12）の内容と比
較器（13）で比較され，一致の有無が調べられる。も
し，比較器（13）が一致を出力すると，論理アンドゲー
ト（14）は，インタロックレジスタ（11）がセットさ
れ，一方，メモリセレクト信号（19）も有意であるため
ゲートが開き，論理オアゲート（17）を介してインタロ
ック信号（18）として出力する。インタロック信号（1
8）が有意であることは，メモリバス（４）を介してリ
クエスト元の第２のプロセッサ（1b）に伝えられ，第２
のプロセッサ（1b）は，自分が出したリクエストが現在
インタロックされていることを知る。一方，インタロッ
ク信号（18）は，メモリセレクトレジスタ（20）および
メモリアクセスレジスタ（21）をゲートオフし，メモリ
素子へのアクセスを取り消す。

最後に，インタロック状態の解除について説明する。

第１のプロセッサ（1a）は，第１のストアインキャッ
シュメモリ（3a）の更新が完了すると，インタロック解
除のリクエストをメモリバス（４）を介して主メモリ
（２）に送出する。主メモリ（２）は，インタロック解
除のリクエストをリクエストIDレジスタ（５）に受け取
る。次に，リクエストIDレジスタ（５）の出力は，デコ
ーダ（７）に入力され，解読されて第１のプロセッサ
（1a）に対応する第１のリリースロック信号（22a）を
有意にする。この第１のリリースロック信号（22a）は
ノットゲート（15）で反転され論理アンドゲート（16）
を閉じると，論理オアゲート（10）を介してインタロッ
クレジスタ（11）はリセットされ，インタロックが解除
される。

以上が第５図に基づいた従来のインタロック方式の動
作説明であるが，他にも簡単なインタロック方式として
インタロック中は全メモリアクセスをブロックする方法
やメモリのバンク単位にインタロック制御を行う方法が
ある。

［発明が解決しようとする課題］ 上記のような従来のマルチプロセッサシステムのイン
タロック方式では，プロセッサがインタロックをとる時
およびインタロックを解除する時にメモリバスを経由し
て主メモリまでリクエストを出さなければならず，プロ
セッサから見たターンアランド時間が長く性能向上を妨
げていた。また，メモリバスがインタロックを獲得した
り，解除するために用いられているため，トラフィック
量が増大して，マルチプロセッサシステムの場合，メモ
リバスのスループットを低下させる要因になっていた。
さらに，インタロック対象となるアドレス範囲が広がる
ことで，インタロックに無関係なリクエストまでも余計
にインタロックによる妨害を受ける可能性が高いなどの
問題点があった。

この発明は，かかる問題点を解決するためになされた
もので，マルチプロセッサの環境下においてもインタロ
ックの獲得，解除を高速に行えると共にメモリバスのト
ラフィック量を低減でき，さらにインタロックをとるア
ドレス範囲を減少させ，余計なリクエスト妨害を減らす
ことができるアルチプロセッサシステムのインタロック
方式を得ることを目的とする。

［課題を解決するための手段］ この発明に係るマルチプロセッサシステムのインタロ
ック方式は，主メモリと，この主メモリを共有し，かつ
ストアインキャシュメモリを内蔵する複数のプロセッサ
と，自プロセッサから前記主メモリあるいは他プロセッ
サへのアクセスを行うための１本の共通なメモリバスと
で構成されるマルチプロセッサシステムにおいて，前記
複数のプロセッサの各々の内部の前記ストアインキャシ
ュメモリと前記主メモリ間のメモリデータコヒーレンシ
を保証するために，前記メモリバス上のトラフィックを
監視する自プロセッサ内の前記ストアインキャッシュメ
モリの使用状況を保持するタグメモリと，自プロセッサ
が前記主メモリ中の特定アドレスブロックを排他使用中
であることを示すインタロック情報を前記タグメモリの
エントリに対応して持つインタロックメモリと，自プロ
セッサ内の前記タグメモリの内容によってインタロック
の獲得を自プロセッサ内で完了するかまたは他プロセッ
サに前記メモリバスを介して通知するかを決定すると共
にインタロックの解除操作を自プロセッサ内で完了させ
るキャッシュリクエストアービタとを備えたものであ
る。

［作用］ この発明においては，タグメモリのエントリに対応し
たインタロックメモリは，インタロック獲得の幾つかの
場合とインタロック解除の全ての場合に自プロセッサ内
のみで操作を完了させることができ，インタロック処理
の高速化およびメモリバスのトラフィック量の低減化を
行う。

［実施例］ 第１図はこの発明の一実施例によるマルチプロセッサ
のインタロック方式の構成を示すブロック図である。図
において，（30）はキャッシュリクエストアービタで，
ストアインキャッシュメモリへのアクセスリクエストを
制御する。（31）はタグメモリで，ストアインキャッシ
ュメモリの使用状況，すなわちキャッシュメモリアドレ
スの一部情報A,キャッシュメモリブロックが使用中を示
すV,さらに使用中であるキャッシュメモリブロックが自
プロセッサによって変更されたことを示すＤをキャッシ
ュメモリブロック単位に保持し，キャッシュリクエスト
アービタ（30）からキャッシュアクセスリクエストが出
力されたならば，リクエストアドレスに該当するキャッ
シュメモリブロックの使用状況をキャッシュリクエスト
アービタ（30）に返送する。（31S）はシャドウタグメ
モリで，タグメモリ（31）と同一の構成を有し，タグメ
モリ（31）中に格納されたキャッシュメモリブロック単
位での使用状況のコピーを保持し，メモリバス（４）上
のリクエストに対して自プロセッサのストアインキャッ
シュメモリ中にあるメモリの無効化や変更されたキャッ
シュメモリブロックの主メモリ（２）に代わる供給を必
要とするかどうかを判定するために使用される。（32）
はストアイン方式のキャッシュデータアレイで，主メモ
リ（２）のメモリデータのコピーや自プロセッサにより
変更されたキャッシュメモリブロックデータを保持す
る。（33）はタグステータス検出部で，キャッシュリク
エストアービタ（30）からのキャッシュアクセスリクエ
ストにより参照されたタグメモリ（31）の出力からリク
エストに該当するキャッシュメモリブロックの使用状態
を検出し，キャッシュリクエストアービタ（30）に使用
状態を伝える。（34）はメモリバスリクエストアービタ
で，キャッシュリクエストアービタ（30）から発行され
る主メモリアクセスリクエストやインタロックリクエス
ト等をメモリバス（４）に送出するための制御やメモリ
バス（４）上で自プロセッサに必要なリクエストデータ
の受信等を制御する。（35）は命令処理ユニットで，第
１および第２のプロセッサ（1a），（1b）の各々の内に
あって命令を実行する。（36）はメモリバススヌープレ
ジスタで，メモリバス（４）上のリクエストとリクエス
トアドレスを常時サンプルし，シャドウタグメモリ（31
S）やキャッシュリクエストアービタ（30）等にそれら
を送出する。（37）はシャドウタグステータス検出部
で，メモリスヌープレジスタ（36）とシャドウタグメモ
リ（31S）から，メモリリクエスト，リクエストアドレ
スさらに情報Ａを入力し，メモリバス（４）上へリクエ
ストが要求しているリクエストアドレスを含むキャッシ
ュメモリブロックが自プロセッサのキャッシュデータア
レイ（32）にあるかどうかの情報を出力する。（38）は
インタロックメモリで，シャドウタグメモリ（31S）と
同じアドレスおよびタイミングでアクセスされ，さらに
シャドウタグメモリ（31S）の各ブロック単位に対応し
てインタロックの有無を記憶する。（39）〜（41）は論
理アンドゲート，（42）および（43）はノットゲートで
ある。

第２図は２台のプロセッサで構成されるマルチプロセ
ッサシステムにおけるストアインキャッシュメモリの使
用状態の組み合わせがシステム中に存在できるか否かを
示す一覧表である。

第３図は２台のプロセッサで構成されるストアインキ
ャッシュメモリを有するマルチプロセッサシステムにお
けるリクエストの種類，各プロセッサ内のキャッシュメ
モリ使用状態と動作の関係を表す図である。

この発明の動作説明に入る前にこの発明のインタロッ
ク方式と密接に関係ある第１図に示したストアインキャ
ッシュメモリの構成について予め説明しておく。

まず，タグメモリ（31）およびシャドウタグメモリ
（31S）に割り付けられたキャッシュメモリ使用状況を
示す情報V,Dのビットについて規定を行う。いま，タグ
メモリ（31），シャドウタグメモリ（31S）のあるエン
トリで,V＝０の時，対応するキャッシュデータアレイ
（32）のデータブロックは無効であることを示す。この
状態をミスと称する。次に、タグメモリ（31），シャド
ウタグメモリ（31S）のあるエントリで,V＝1,D＝０の
時，対応するキャッシュメモリデータアレイ（32）のデ
ータブロックは主メモリ（２）と同一内容のコピーを保
持している状態であり，この状態をクリーンと称する。
最後に，タグメモリ（31），シャドウタグメモリ（31
S）のあるエントリで,V＝1,D＝１の時，対応するキャッ
シュメモリデータアレイ（32）のデータブロックは自プ
ロセッサのストア動作によって書き込みがされ，書き込
みがされる前の古いデータを保持する主メモリ（２）と
は内容が異なっている状態であり，この状態をダーティ
と称する。

以上３種類の使用状態を有するストアインキャッシュ
メモリ，例えば第１および第２のストアインキャッシュ
メモリ（3a），（3b）を有する複数のプロセッサ，例え
ば第１および第２のプロセッサ（1a），（1b）内の第１
および第２のストアインキャッシュメモリ（3a），（3
b）の使用状態の組み合わせの可否を規定したものが第
２図に示されている。図において，システム状態中の○
印は存在することができる組み合わせを示し，×印は存
在が許されないことを示している。第２図からある１つ
のプロセッサのストアインキャッシュメモリ中にダーテ
ィブロックが存在する場合には他プロセッサのストアイ
ンキャッシュメモリ中の同一アドレスで参照されるキャ
ッシュメモリブロックはミス状態である。また，クリー
ン状態のキャッシュメモリブロックは単独あるいは複数
のプロセッサにおいて共存ができる。

次に，第１図および第３図に従ってこの発明のインタ
ロック方式を含むマルチプロセッサシステムにおけるリ
クエスト動作について説明する。

1.LOCKリクエストによるインタロックの獲得動作 第１のプロセッサ（1a）内の命令処理ユニット（35）
からLOCKリクエストがキャッシュリクエストアービタ
（30）に対して発行された場合，キャッシュリクエスト
アービタ（30）はLOCKリクエストを受け付けると，タグ
メモリ（31）をLOCKリクエストのアドレスを用いて参照
する。タグメモリ（31）のLOCKリクエストアドレスに該
当するキャッシュメモリブロックの情報A,VおよびＤの
各使用状況はタグステータス検出部（33）に入力され
て，ここでミス，クリーンおよびターディのいずれの状
態にあるかが検出された後，キャッシュリクエストアー
ビタ（30）に返送される。もし，ダーティ状態であった
ならば第２図より第２のプロセッサ（1b）のキャッシュ
メモリは必ずミス状態であり，かつLOCKリクエストを発
行した第１のプロセッサ（1a）のキャッシュメモリ内に
最新のデータが入っていることから，キャッシュリクエ
ストアービタ（30）は直ちにインタロックメモリ（38）
に対してLOCKリクエストアドレスを送り，該当するイン
タロックメモリ（38）のアドレス中にインタロックを獲
得した状態を示す値“1"を書き込み,LOCKリクエストの
処理を完了する。

もし，クリーン状態であったならば，第２のプロセッ
サ（1b）のキャッシュメモリメモリ中にもクリーン状態
の同一内容のキャッシュメモリブロックが存在する可能
性があるためキャッシュリクエストアービタ（30）は，
メモリバスリクエストアービタ（34）に対してRQ−TO−
LOCKリクエスト完了待ち状態に入る。メモリバスリクエ
ストアービタ（34）は,RQ−TO−LOCKリクエストをメモ
リバス（４）上に送出し，第２のプロセッサ（1b）にこ
れを伝える。第２のプロセッサ（1b）においては，メモ
リバススヌープレジスタ（36）に該RQ−TO−LOCKリクエ
ストおよびリクエストアドレスを取り込む。メモリバス
スヌープレジスタ（36）に取り込まれたリクエストアド
レスは，シャドウタグメモリ（31S）およびインタロッ
ク（38）を参照するために用いられる。シャドウタグメ
モリ（31S）から読出された第２のプロセッサ（1b）の
キャッシュメモリの使用状態のうちアドレスの一部情報
Ａは，シャドウタグステータス検出部（37）に送られ
て，メモリバススヌープレジスタ（36）に保持されたリ
クエストアドレスと比較される。シャドウタグステータ
ス検出部（37）でアドレス比較された結果，一致がと
れ，かつRQ−TO−LOCKリクエストがメモリバススヌープ
レジスタ（36）に保持されている時，シャドウタグステ
ータス検出部（37）は値“1"を出力し，論理アンドゲー
ト（39），（40），（41）に送る。一方，シャドウタグ
メモリ（31S）から読出された残りの情報V,Dは各々論理
アンドゲート（39），（40），（41）および論理アンド
ゲート（40），（41），ノットゲート（42）に送られ，
さらにノットゲート（42）で反転された情報Ｄは論理ア
ンドゲート（39）に送られる。また，インタロックメモ
リ（38）から読出された情報Ｌは論理アンドゲート（4
1），ノットゲート（43）で反転された後，論理アンド
ゲート（39），（40）に送られる。論理アンドゲート
（39）は，メモリバス（４）上のリクエストを監視した
結果，自プロセッサのキャッシュメモリ中にリクエスト
されたアドレスに該当するクリーン状態のキャッシュメ
モリブロックを保持していることを検出するために用い
られる。いま,RQ−TO−LOCKリクエスト，かつリクエス
トアドレスとシャドウタグメモリ（31S）に登録されて
いるアドレスが一致し、かつＶ＝１かつＤ＝０かつＬ＝
０の場合，論理アンドゲート（39）は値“1"を出力し，
キャッシュリクエストアービタ（30）に送出する。キャ
ッシュリクエストアービタ（30）は，論理アンドゲート
（39）から値“1"を受け取ると同時にメモリバススヌー
プレジスタ（36）からリクエストアドレスを取り込み，
タグメモリ（31）およびシャドウタグメモリ（31S）の
該当エントリの情報Ｖに値０を書き込む。すなわち，第
１のプロセッサ（1a）からのRQ−TO−LOCKリクエストに
対して第２のプロセッサ（1b）がクリーン状態のキャッ
シュメモリブロックを保持している場合には，このキャ
ッシュメモリブロックを無効化，つまりミス状態にす
る。そして，キャッシュリクエストアービタ（30）は，
メモリバススヌープレジスタ（36）から受け取ったRQ−
TO−LOCKリクエストからリクエスト完了信号を生成し，
メモリバスリクエストアービタ（34）を介してメモリバ
ス（４）にリクエスト完了信号を送出する。第２のプロ
セッサ（1b）から送られたRQ−TO−LOCKリクエストに対
するリクエスト完了信号は第１のプロセッサ（1a）のメ
モリバスリクエストアービタ（34）に受け取られてキャ
ッシュリクエストアービタ（30）に転送される。リクエ
スト完了信号を受け取ったキャッシュリクエストアービ
タ（30）は，タグメモリ（31）およびシャドウタグメモ
リ（31S）のRQ−TO−LOCKリクエストアドレスに該当す
るエントリ中の情報Ｄを値“1"とすると共にインタロッ
クメモリ（38）中の情報Ｌに値“1"を書き込み，インタ
ロックの獲得動作を終了する。

もし,RQ−TO−LOCKリクエストをメモリバス（４）を
介して受け取った第２のプロセッサ（1b）において，シ
ャドウタグメモリ（31S）から読出された情報Ｖが０ま
たは情報ＡとRQ−TO−LOCKリクエストアドレスの値が不
一致の場合には，第２のプロセッサ（1b）はRQ−TO−LO
CKリクエストアドレスに該当するキャッシュメモリブロ
ックデータを保持していない。つまりミス状態である。
よって，論理アンドゲート（39）の出力は０となるので
キャッシュリクエストアービタ（30）においてキャッシ
ュリクエストアクセスは発生せず，タグメモリ（31）お
よびシャドウタグメモリ（31S）並びにキャッシュメモ
リデータアレイ（32）の内容は変わらない。そして，メ
モリバススヌープレジスタ（36）から送られたRQ−TO−
LOCKリクエストと論理アンドゲート（39）の出力が０か
ら直ちにリクエスト完了信号がキャッシュリクエストア
ービタ（30）において生成され，メモリバスリクエスト
アービタ（34）を介してメモリバス（４）に送出され
る。この後の第１のプロセッサ（1a）におけるRQ−TO−
LOCKリクエスト終了動作は前述の第２のプロセッサ（1
b）のシャドウタグメモリ（31S）がクリーン状態の時と
同様である。

最後に，第１のプロセッサ（1a）内でLOCKリクエスト
によるタグメモリ（31）中の使用状態がミスであった場
合には，キャッシュリクエストアービタ（30）は,LOCK
ミスリクエストをメモリバスリクエストアービタ（34）
に発行し，キャッシュメモリブロックへのデータ転送要
求と他のプロセッサ内の該当するキャッシュメモリブロ
ックの無効化要求を行う。メモリバスリクエストアービ
タ（34）からメモリバス（４）に送出されたLOCKミスリ
クエストは，主メモリ（２）と第２のプロセッサ（1b）
とに送られる。第２のプロセッサ（1b）では，このLOCK
ミスリクエストとリクエストアドレスをメモリバススヌ
ープレジスタ（36）に受け取り，前述のRQ−TO−LOCKリ
クエストと同様にシャドウタグメモリ（31S）およびイ
ンタロックメモリ（38）を参照し，第２のプロセッサ
（1b）中のキャッシュメモリがミス，クリーン，ダーテ
ィのいずれの状態にあるかを検出する。もし，ミス状態
だった場合，第２のプロセッサ（1b）は,LOCKミスリク
エストによる何のキャッシュメモリアクセス動作も発生
しない。この時，主メモリ（２）は,LOCKミスリクエス
トアドレスに該当するデータを第１のプロセッサ（1a）
にメモリバス（４）を介して転送する。第１のプロセッ
サ（1a）は，主メモリ（２）から転送されたデータをメ
モリバスリクエストアービタ（34）が受け取り，キャッ
シュデータアレイ（32）に書き込むと共にタグメモリ
（31）およびシャドウタグメモリ（31S）中の情報Ｖを
値“1",情報Ｄを値“1"にセットする。さらに同時にイ
ンタロックメモリ（38）中の情報Ｌを値“1"にセット
し,LOCKミスリクエスト処理を完了する。次に，第２の
プロセッサ（1b）のシャドウタグメモリ（31S）がクリ
ーンであった場合，第２のプロセッサ（1b）のキャッシ
ュメモリは，前述のRQ−TO−LOCKリクエストに対するク
リーン状態と同じ動作により無効化される。この時，主
メモリ（２）は,LOCKミスリクエストアドレスに該当す
るデータを第１のプロセッサ（1a）にメモリバス（４）
を介して転送する。第１のプロセッサ（1a）の以降の処
理は前述のLOCKミスリクエスト時のミス状態と同じであ
る。

最後に，第２のプロセッサ（1b）のシャドウタグメモ
リ（31S）がダーディであった場合には，インタロック
メモリ（38）の読出しデータＬが値“0",すなわちイン
タロックがかかっていない時，第２のプロセッサ（1b）
の論理アンドゲート（４）の出力が１となる。キャッシ
ュリクエストアービタ（30）は，論理アンドゲート（4
0）の出力が１であることと，メモリスヌープレジスタ
（36）からLOCKミスリクエストであることを入力して自
プロセッサ（1b）がシステムの中で唯一最新のデータを
保持することから，キャッシュデータアレイ（32）から
LOCKミスリクエストアドレスに該当するキャッシュメモ
リブロックデータを読出して，メモリバスリクエストア
ービタ（34）を介してメモリバス（４）に主メモリ
（２）に代わってデータを送出する。キャッシュメモリ
ブロックデータのメモリバス（４）への送出が完了した
ならば，直ちにキャッシュリクエストアービタ（30）
は，タグメモリ（31）およびシャドウタグメモリ（31
S）中のLOCKミスリクエストアドレスに該当するエント
リの情報V,Dをそれぞれ値“0"にリセットする。第２の
プロセッサ（1b）から供給されたLOCKミスリクエストに
対するデータは，一方で主メモリ（２）に書込まれ，他
方で第１のプロセッサ（1a）において前述と同様にキャ
ッシュデータアレイ（32）に書込まれると同時にタグメ
モリ（31）およびシャドウタグメモリ（31S）中の情報
V,Dをそれぞれ値“1"にセットし，またインタロック（3
8）の情報Ｌを値“1"にセットし,LOCKミスリクエスト動
作を完了する。もし，第２のプロセッサ（1b）におい
て，第１のプロセッサ（1a）が発行したLOCKミスリクエ
ストに該当するアドレスが既にインタロックの獲得がな
されている場合，すなわち，インタロックメモリ（38）
中の情報Ｌが値“1",かつシャドウタグメモリ（31S）中
の情報V,Dがそれぞれ値“1"である場合には，論理アン
ドゲート（39），（40）の出力が０となると共に論理ア
ンドゲート（41）の出力が１となる。キャッシュリクエ
ストアービタ（30）においては,LOCKミスリクエストに
対応する論理アンドゲート（30），（40）の出力が共に
０であることからキャッシュメモリへのアクセスは発生
しない。また，論理アンドゲート（41）の出力が１であ
ることは,LOCKミスリクエストに対応するアドレスが既
に第２のプロセッサ（1b）でインタロックが獲得されて
いることを意味しており，論理アンドゲート（41）の出
力はインタロック信号（18）としてメモリバス（４）上
に送出され，第１のプロセッサ（1a）に伝えられる。第
１のプロセッサ（1a）ではLOCKミスリクエスト動作中に
他のプロセッサである第２のプロセッサ（1b）から，イ
ンタロック信号（18）が出力されたことをメモリバスリ
クエストアービタ（34）で検出し，他プロセッサ（1b）
中でRELEASE・LOCKリクエストによってインタロックが
解除されるまでLOCKミスリクエスト処理が待たされる。

2.インタロック獲得中の動作 第１のプロセッサ（1a）においてある主メモリアドレ
スのインタロックが獲得されている時に，第２のプロセ
ッサ（1b）から発行されるメモリバス（４）上のリクエ
スト種類は第３図より下記の通りである。すなわち， FETCHミスリクエスト・・・FETCHリクエストでキャッシ
ュメモリがミス状態の時 STOREミスリクエスト・・・STOREリクエストでキャッシ
ュメモリがミス状態の時 RQ−TO−MODIFYリクエスト・・・STOREリクエストでキ
ャッシュメモリがクリーン状態の時 LOCKミスリクエスト・・・LOCKリクエストでキャッシュ
メモリがミス状態の時 RQ−TO−LOCKリクエスト・・・LOCKリクエストでキャッ
シュメモリがクリーン状態の時 この５種類のメモリバス上のリクエストのいずれに対
しても第１のプロセッサ（1a）で，シャドウタグメモリ
（31S）およびインタロックメモリ（38）の参照により
インタロックが獲得されている場合には，前述のLOCKミ
スリクエスト時のインタロック動作と同様にインタロッ
ク信号（18）がメモリバス（４）上に送出され，このイ
ンタロック信号（18）を第１のプロセッサ（1a）が検出
し，リクエスト処理がインタロックの解除まで待たされ
る。もし，インタロックが獲得されていなければ，第１
のプロセッサ（1a）では，第２のプロセッサ（1b）から
出力されたメモリバス（４）上のリクエストに対応した
キャッシュメモリブロックの無効化や主メモリ（２）に
代わるメモリデータの供給とキャッシュメモリブロック
の無効化，並びにキャッシュメモリアクセス動作なしの
動作を自プロセッサのキャッシュメモリ使用状況に応じ
て実行する。これらの動作は第３図に示されているがこ
の発明のインタロック方式動作と直接関係ないので省略
する。

3.インタロック解除動作 例えば，第１のプロセッサ（1a）においてインタロッ
クされたメモリアドレスに該当するデータを保持するキ
ャッシュブロックに対して命令処理ユニット（35）から
のSTOREリクエストによるデータ更新操作が完了した後
に、RELEASE・LOCKリクエストが命令処理ユニット（3
5）からキャッシュリクエストアービタ（30）に出力さ
れる。このキャッシュリクエストアービタ（30）ではRE
LEASE・LOCKリクエストを受け取ると，直ちにインタロ
ックメモリ（38）中の該当するエントリの情報Ｌを値
“0"にリセットし,RELEASE・LOCKリクエスト処理を完了
する。

以上がこの発明の一実施例における動作説明である。

また，第１図および第２のプロセッサを第１図に示す
構成にすることによって第５図に示した従来のインタロ
ック方式を説明する主メモリのブロック図中の第１およ
び第２のメモリインタロック制御機構（9a），（9b）は
不要となる。

なお，上記実施例ではストアインキャッシュメモリの
使用状態としてミス，クリーンおよびダーティの３種と
してが，クリーンを細分化し，唯一のプロセッサが主メ
モリのコピーを持つクリーン−EXCLUSIVEと複数のプロ
セッサが主メモリのコピーを持つクリーン−SHAREDとし
た場合でも同様の効果を奏する。

また，上記実施例では簡単化のためにプロセッサ２台
の場合のマルチプロセッサシステム構成としたが,3台以
上のマルチプロセッサシステムの場合でも説明した以外
の回路を特別追加することは無しに同様の効果を奏す
る。

また，上記実施例ではインタロックメモリとしてシャ
ドウタグメモリと別に構成する場合について説明したが
シャドウタグメモリ内にインタロックビットとして構成
した場合でも同様の効果を奏する。

［発明の効果］ この発明は以上説明したとおり，マルチプロセッサシ
ステムのインタロック方式を各プロセッサのタグメモリ
のエントリに対応するインタロックメモリを用いて構成
したので，インタロックの獲得および解除処理が高速化
されると共にメモリバス上のトラフィック量を低減化
し，またキャッシュメモリ中のブロック単位にインタロ
ック制御が行われるため，インタロックされたアドレス
に無関係な他のプロセッサからの主メモリアクセスリク
エストへの妨害を最小限に止どめる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマルチプロセッサシ
ステムのインタロック方式の構成ブロック図，第２図は
この発明の一実施例によるマルチプロセッサシステムで
ストアインキャッシュメモリの使用状態の組み合わせの
可否を示す一覧表図，第３図はこの発明の一実施例によ
るマルチプロセッサシステムでプロセッサ中のリクエス
トの種類，リクエスト時での各プロセッサ内のキャッシ
ュメモリ使用状態と動作の関係を示す図，第４図は一般
的なマルチプロセッサシステムの構成ブロック図，第５
図は従来のマルチプロセッサシステムのインタロック方
式の構成ブロック図である。 図において，（1a），（1b）……プロセッサ，（２）…
…主メモリ，（3a），（3b）……ストアインキャッシュ
メモリ，（４）……メモリバス，（30）……キャッシュ
リクエストアービタ，（31）……タグメモリ，（38）…
…インタロックメモリである。 なお，各図中同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主メモリと，この主メモリを共有し，かつ
   ストアインキャシュメモリを内蔵する複数のプロセッサ
   と，自プロセッサから前記主メモリあるいは他プロセッ
   サへのアクセスを行うための１本の共通なメモリバスと
   で構成されるマルチプロセッサシステムにおいて，前記
   複数のプロセッサの各々の内部の前記ストアインキャシ
   ュメモリと前記主メモリ間のメモリデータコヒーレンシ
   を保証するために，前記メモリバス上のトラフィックを
   監視する自プロセッサ内の前記ストアインキャッシュメ
   モリの使用状況を保持するタグメモリと，自プロセッサ
   が前記主メモリ中の特定アドレスブロックを排他使用中
   であることを示すインタロック情報を前記タグメモリの
   エントリに対応して持つインタロックメモリと，自プロ
   セッサ内の前記タグメモリの内容によってインタロック
   の獲得を自プロセッサ内で完了するかまたは他プロセッ
   サに前記メモリバスを介して通知するかを決定すると共
   にインタロックの解除操作を自プロセッサ内で完了させ
   るキャッシュリクエストアービタとを備えたことを特徴
   とするマルチプロセッサシステムのインタロック方式。