JPH04133030A - Ｔｆｔパネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＴＦＴアクティブマトリックス型液晶表示素子
に用いられるＴＦＴパネルに関するものである。

〔従来の技術〕

ＴＦＴアクティブマトリックス型液晶表示素子に用いら
れるＴＦＴパネルは、ガラス等からなる透明基板上に、
走査配線およびこの走査配線と直交するデータ配線と、
前記走査配線にゲート電極がつながり前記データ配線に
ドレイン電極がつながった薄膜トランジスタ（Ｔ　Ｐ　
Ｔ）と、この薄膜トランジスタのソース電極に接続され
た画素電極とを形成した構成となっている。

第１１図および第１２図は従来のＴＦＴパネルを示して
いる。なお、このＴＦＴパネルは、薄膜トランジスタを
逆スタガー型としたものである。

このＴＦＴパネルは、ガラス等からなる透明基板１上に
、多数本の走査配線２と、この走査配線２と直交する多
数本のデータ配線３と、ＩＴＯ等の透明導電膜からなる
多数の画素電極４と、各画素電極４を選択する多数の薄
膜トランジスタ５とを形成したもので、上記薄膜トラン
ジスタ５は１つの画素電極４に対してそれぞれ２個ずつ
設けられており、この両薄膜トランジスタ５，５は、走
査配線２に沿わせて配置されている。

上記両薄膜トランジスタ５，５はそれぞれ、前記走査配
線２にその外側に張出させて形成されたゲート電極６と
、このゲート電極６の上に形成されたゲート絶縁膜７と
、このゲート絶縁膜７の上に前記ゲート電極６と対向さ
せて形成された半導体層８と、この半導体層８の両側部
の上に形成されたソース電極９およびドレイン電極１０
とからなっており、両薄膜トランジスタ５，５のソース
電極９には前記画素電極４が接続されている。また、両
薄膜トランジスタ５，５のドレイン電極１０は共通電極
とされており、このドレイン電極１０は前記データ配線
３につながっている。なお、１１は半導体層８のチャン
ネル領域の上に形成されたブロッキング絶縁膜である。

また、上記ゲート絶縁膜７は、透明な５ｉＮ（窒化シリ
コン）で形成されており、このゲート絶縁膜膜７は、基
板１上のほぼ全面に形成されている。そして、走査配線
２はその端子部を除いてゲート絶縁膜膜７て覆われてお
り、データ配線３と画素電極４は上記ゲート絶縁膜膜７
の上に形成されている。

なお、前記走査配線２およびゲート電極６は、Ｃｒ　　
（クロム）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等
の硬質金属で形成されている。また、両薄膜トランジス
タ５，５の半導体層８は、ａ−３ｔ（アモルファスシリ
コン）で形成されており、ソース電極９はｎ”−ａ−３
ｔ（ｎ型不純物をドープしたアモルファスシリコン）で
形成されている。またドレイン電極１０は、ソース電極
９と同じｎ”−ａ−８ｔからなる下層電極１０ａと、こ
の下層電極（ｎ′″−ａ−５ｔ層）１０ａとのオーミッ
クコンタクト性がよいＣｒ等の金属からなる上層電極１
０ｂとの二層電極とされており、このドレイン電極１０
がつながるデータ配線３は、ドレイン電極１０の上層電
極１０ｂと同じ金属（Ｃｒ等）で形成されている。

そして、ＴＦＴアクティブマトリックス液晶表示素子は
、上記ＴＦＴパネルと、対向電極を形成した透明基板と
を枠状のシール材を介して接着し、その間に液晶を封入
して組立てられている。

ところで、上記ＴＦＴパネルにおいては、走査配線２と
データ配線３とがその交差対向部において短絡すると、
短絡した走査配線２およびデータ配線３につながってい
る全ての薄膜トランジスタ５が動作不能となり、この各
薄膜トランジスタ５により選択される画素電極４に電圧
を印加できなくなって、液晶表示素子に表示欠陥が発生
する。

このため、上記ＴＦＴパネルでは、第１１図に示したよ
うに、ゲート絶縁膜７の上に、走査配線２とデータ配線
３との交差対向部にそれぞれ位置させて補助絶縁膜１２
を形成し、走査配線２とデータ配線３との間を、ゲート
絶縁膜７と上記補助絶縁膜１２とによって確実に絶縁し
ている。なお、上記補助絶縁膜１２は、薄膜トランジス
タ５のブロッキング絶縁膜１１と同じ絶縁膜、例えばＳ
ｉＮ膜で形成されている。

〔発明が解決しようとする課題〕

しかしながら、上記従来のＴＦＴパネルは、薄膜トラン
ジスタ５部分において走査配線２とデータ配線３とが短
絡してしまうという問題をもっている。

これは、主に静電気の影響によるもので、ＴＦＴパネル
の取扱い中に、データ配線３または走査配線２の端子部
に静電気を帯びた帯電物（人の指等）が触れると、薄膜
トランジスタ５のゲート電極６とドレイン電極１０との
間に大きな電位差が生じ、この部分のゲート絶縁膜７に
絶縁破壊が発生して、ゲート電極６とドレイン電極１０
とが短絡してしまう。なお、この静電破壊によるゲート
電極６とドレイン電極１０との短絡は、はとんどの場合
、２個の薄膜トランジスタ５，５のうち、データ配線３
に近い側のトランジスタに発生している。そして、この
ように薄膜トランジス夕５に短絡が発生すると、この薄
膜トランジスタ５部分において走査配線２とデータ配線
３とか短絡してしまう。

このため、従来のＴＦＴパネルでは、２個の薄膜トラン
ジスタ５．５のうち、短絡を生した薄膜トランジスタ５
のゲート電極６を第１５図に二点鎖線で示した切断線ａ
に沿って切断して、この薄膜トランジスタ５を走査配線
２から切離し、走査配線２とデータ配線３との短絡を解
消している。

なお、上記薄膜トランジスタ５の短絡は、液晶表示素子
を組立てた後の表示試験において表示欠陥が生した画素
列の各薄膜トランジスタを顕微鏡により１つ１つ目視検
査することによってチエツクされており、またゲート電
極６の切断はレーザによって行なわれている。

しかし、このように薄膜トランジスタ５に短絡か生じる
ことは、この薄膜トランジスタが無駄になってしまう。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、静電気から薄膜トラ
ンジスタを保護して、薄膜トランジスタのゲート電極と
ドレイン電極との間の短絡を確実に防ぐことができるＴ
ＦＴパネルを提供することにある。

〔課題を解決するための手段〕

本発明は、基板上に、走査配線およびこの走査配線と直
交するデータ配線と、前記走査配線にゲート電極がつな
がり前記データ配線にトレイン電極がつながった薄膜ト
ランジスタと、この薄膜トランジスタのソース電極に接
続された画素電極とを形成したＴＦＴパネルにおいて、
前記薄膜トランジスタのドレイン電極を前記データ配線
の外側に張出させて形成し、前記薄膜トランジスタのゲ
ート電極を前記ドレイン電極の一部に対向させて形成す
るとともに、このゲート電極と前記データ配線との間の
領域の一部に、前記走査配線または前記ドレイン電極の
外側に張出させてトランジスタ保護用ガード電極を形成
し、このガード電極を、前記薄膜トランジスタのゲート
絶縁膜および半導体層を介して前記ドレイン電極または
前記走査配線と対向させたことを特徴とするものである
。

〔作用〕

本発明によれば、薄膜トランジスタのゲート電極とデー
タ配線との間の領域の一部に、走査配線またはドレイン
電極の外側に張出形成され前記薄膜トランジスタのゲー
ト絶縁膜および半導体層を介して前記ドレイン電極また
は前記走査配線と対向するガード電極を設けているため
、静電気によるゲート絶縁膜の絶縁破壊は、薄膜トラン
ジスタ部分よりもデータ配線に近いガード電極部分に発
生する。そして、このガード電極部分においてゲト絶縁
膜が絶縁破壊すると、この部分で走査配線とドレイン電
極とが短絡して、この短絡箇所を静電気が流れるため、
薄膜トランジスタ部分にはゲート絶縁膜に絶縁破壊を起
させるような静電気は作用しない。したがって、静電気
から薄膜トランジスタを保護して、薄膜トランジスタの
ゲート電極とドレイン電極との間の短絡を確実に防ぐこ
とができる。また、上記のようにガード電極部分でゲー
ト絶縁膜が絶縁破壊して走査配線とドレイン電極とが短
絡すると、ドレイン電極がつながっているデータ配線と
走査配線とが短絡するか、このデータ配線と走査配線と
の短絡は、ガード電極を切断することで解消することが
できる。

〔実施例〕

以下、本発明の一実施例を図面を第１図〜第１０図を参
照して説明する。

第１図はＴＦＴパネルの一部分の平面図、第２図および
第３図は第１図のＡ−Ａ線およびＢ−Ｂ線に沿う拡大断
面図である。なお、この実施例のＴＦＴパネルは、薄膜
トランジスタを逆スタガー型としたものである。

このＴＦＴパネルは、ガラス等からなる透明基板２１上
に、多数本の走査配線２２と、この走査配線２２と直交
する多数本のデータ配線２３と、ＩＴＯ等の透明導電膜
からなる多数の画素電極２４と、各画素電極２４を選択
する多数の薄膜トランジスタ２５とを形成したもので、
上記薄膜トランジスタ２５は１つの画素電極２４に対し
てそれぞれ１個ずつ設けられている。

上記薄膜トランジスタ２５はそれぞれ、前記走査配線２
２にその外側に張出させて形成されたゲート電極２６と
、このゲート電極２６の上に形成されたゲート絶縁膜２
７と、このゲート絶縁膜２７の上に前記ゲート電極２６
と対向させて形成された半導体層２８と、この半導体層
２８の両側部の上に形成されたソース電極２９およびド
レイン電極３０とからなっており、前記ソース電極２９
には前記画素電極２４が接続されている。また、ドレイ
ン電極３０は、データ配線２３の外側に、走査配線２２
と平行に張出させて形成されており、薄膜トランジスタ
２５は、そのゲート電極２６と半導体層２８とを前記ド
レイン電極３０の中央部に対向させて形成することによ
って、ドレイン電極３０の中央部に形成されている。な
お、３１は半導体層２８のチャンネル領域の上に形成さ
れたＳＩＮからなるブロッキング絶縁膜である。

また、薄膜トランジスタ２５の半導体層２８はａ−５ｉ
で形成されており、ソース電極２９はｎ”−ａ−Ｓｔで
形成されている。さらに、ドレイン電極３０のゲート電
極２６と対向する薄膜トランジスタ部分は、ソース電極
２９と同しｎ“−ａ−５ｉからなる下層電極３０ａと、
この下層電極（ｎ’″−ａ−３ｉ層）３０ａとのオーミ
ックコンタクト性かよいＣｒ等の金属からなる上層電極
３０ｂとの二層電極とされており、このドレイン電極３
０がつながるデータ配線２３は、ドレイン電極３０の上
層電極３０ｂと同じ金属（Ｃｒ等）で形成されている。

また、上記ゲート絶縁膜２７は、透明なＳｉＮで形成さ
れており、このゲート絶縁膜膜２７は、基板２１上のほ
ぼ全面に形成されている。そして、走査配線２２はその
端子部を除いてゲート絶縁膜膜２７で覆われており、デ
ータ配線２３と画素電極２４は上記ゲート絶縁膜膜２７
の上に形成されている。また、上記ゲート絶縁膜２７の
上には、走査配線２２とデータ配線２３との交差対向部
にそれぞれ位置させて補助絶縁膜３２が形成されており
、走査配線２２とデータ配線２３との間は、ゲート絶縁
膜２７と上記補助絶縁膜３２とによって絶縁されている
。なお、上記補助絶縁膜３２は、薄膜トランジスタ２５
のブロッキング絶縁膜３１と同じ絶縁膜（Ｓｔ　Ｎ）で
形成されている。

また、３３は、上記薄膜トランジスタ２５をはさんでそ
の両側に設けられた一対のトランジスタ保護用ガード電
極であり、この両ガード電極３３は、走査配線２２の外
側に張出形成されている。

このガード電極３３は、ゲート電極２６の幅より十分小
さい幅に形成されている。そして、一方のガード電極３
３は、データ配線２３から走査配線２２と平行に張出形
成されているドレイン電極３０の基端側、つまり、ゲー
ト電極２６とデータ配線２３との間の領域の一部に対応
させて形成され、他方のガード電極３３は前記ドレイン
電極３０の先端部に対応させて形成されており、この両
ガード電極３３の先端部は、前記ドレイン電極３０の一
側縁部に張出形成したガード電極対向部３４に対向して
いる。また、上記ドレイン電極３０のガード電極対向部
３４は、ゲート電極２６と対向する薄膜トランジスタ部
分と同様に、ｎ”−ａ−５ｌからなる下層電極３０ａと
Ｃ「等の金属からなる上層電極３０ｂとの二層電極とさ
れており、さらにその下層電極３０ａとゲート絶縁膜２
７との間には、薄膜トランジスタ２５の半導体層２８と
同じ半導体層２８が形成されている。

したがって前記ガード電極３３は、ゲート絶縁膜２７と
半導体層２８とを介してドレイン電極３０のガード電極
対向部３４に対向している。

また、上記走査配線２２およびゲート電極２６とガード
電極３３は同じ金属膜からなっており、これら配線およ
び電極２２，２６．３３は、ＡｆｉにＴｉを含有させた
Ｔｉ含有Ａｇからなる低融点金属で形成されている。こ
のように上記配線および電極２２，２６．３３を低融点
金属で形成しているのは、ガード電極３３部分で走査配
線２２とドレイン電極３０とが短絡した場合のガード電
極３３の切断を容易にするためである。また、上記低融
点金属としてＴ１含有Ａｆｆを用いているのは、上記配
線および電極２２，２６．３３を形成した後に成膜され
るゲート絶縁膜２７に欠陥を発生させないためである。

すなわち、低融点金属としては、Ａｇか一般に知られて
いるが、この八Ω　（純ＡΩ）は、導電性に優れかつ融
点も低い反面、このＡｌの膜を数百度で熱処理すると、
その膜面が荒れてヒロックと呼ばれる突起が発生するた
め、上記配線および電極２２，２６．３３を１で形成し
たのでは、次にゲート絶縁膜２７を成膜する際に、上記
配線および電極２２．２６．３３の表面にヒロックと呼
ばれる突起が発生して、このヒロックの影響でゲート絶
縁膜２７に欠陥が発生してしまう。しかし、この実施例
のように、上記配線および電極２２２６．３３をＴｉ含
有Ａｇで形成しておけば、ゲート絶縁膜２７の成膜時に
、上記配線および電極２２．２６．３３の表面にヒロッ
クが発生することはなく、したがって、上記ヒロックに
よるケート絶縁膜２７の欠陥発生をなくすことができる
。

上記ＴＦＴパネルは、次のような製造方法で製造するこ
とができる。

第４図〜第９図は上記ＴＦＴパネルの製造工程図てあり
、各図において、（ａ）は第１図のＡ−Ａ線位置の断面
を示し、（ｂ）は第１図のＢ−Ｂ線位置の断面を示して
いる。

［工程１］ まず、第４図に示すように、基板２１上に、Ｔｉ含有Ａ
ｇからなる走査配線２２およびゲート電極２６とガード
電極３３を形成する。これら配線および電極２２．２６
．３３は、基板２１上にＴｉ含有Ａｇ膜を蒸着装置また
はスパッタ装置により成膜し、このＴ１含有Ａ、９膜を
フォトエツチング法によりバターニングして形成する。

なお、上記Ｔｉ含有Ａｊ７膜の成膜温度は１００〜２０
０℃である。

し工程２］ 次に、第５図に示すように、基板２１上に、そのほぼ全
面にわたって、ＳｉＮからなるゲート絶縁膜２７と、ａ
−Ｓｔからなる半導体層２８とをプラズマＣＶＤ装置に
より連続して成膜し、さらに半導体層２８の上にブロッ
キング絶縁膜３１を形成する。このブロッキング絶縁膜
３１は、ゲート絶縁膜２７および半導体層２８の成膜に
続いてＳｉＮ膜をプラズマＣＶＤ装置により成膜し、こ
のＳｉＮ膜をフォトエツチング法によりバタ一二レグし
て形成する。なお、第１図に示した補助絶縁膜３２は、
上記ブロッキング絶縁膜３１の形成時に、このブロッキ
ング絶縁膜３１と同時に形成する。

この場合、上記走査配線２２およびゲート電極２６とガ
ード電極３３であるＴｉ含有Ａｇ膜のＴ１含有量を、ゲ
ート絶縁膜２７と半導体層２８およびブロッキング絶縁
膜３１の成膜温度に応じて、ある含有量以上にしておけ
ば、上記ゲート絶縁膜２７と半導体層２８およびブロッ
キング絶縁膜３コの成膜時に、Ｔｊ含有Ａｌｌからなる
走査配線２２およびゲート電極２６とガード電極３３の
表面が荒れてヒロックを発生することはない。

すなわち、第１÷図は、Ｔｉ含有Ａｇ膜のＴｉ含有量と
、このＴｉ含有Ａｇ膜にヒロックが発生する熱処理温度
との関係を示しており、例えばＴｉ含有量が２．２ｗｔ
％のＴｉ含有Ａｆｌ膜は、２７０℃以下の熱処理ではヒ
ロックは発生せず、この温度を越える温度で熱処理した
ときにヒロックが発生する。また、Ｔ１含有量が４．２
ｗｔ％のＴｉ含有Ａｇ膜は、３７０℃以下の熱処理では
ヒロックは発生せず、この温度を越える温度で熱有りと
もヒロック無しとも確定し難い不確定範囲を示している
。このように、Ｔｉ含有Ａｇ膜の熱処理後のヒロックの
有無は、Ｔｉ含有Ａｇ膜のＴｉ含有量と、その熱処理温
度（ゲート絶縁膜２７と半導体層２８およびブロッキン
グ絶縁膜３１の成膜温度）とによって決まる。

一方、ゲート絶縁膜２７と半導体層２８およびブロッキ
ング絶縁膜３１をプラズマＣＶＤ装置により成膜する際
の成膜温度について説明すると、半導体層２８は、約２
５０”Ｃの成膜温度で、ＲＦ放電のパワー密度を４０〜
５０　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜する。こ
のような成膜温度で半導体層２８を成膜しているのは、
薄膜トランジス夕の半導体層として用いられる水素化ａ
−５ｊ（ａ−Ｓｉ　　：Ｈ）は、高温で成膜すると、そ
の水素量が減少して半導体特性が悪くなるためである。

また、ゲート絶縁膜２７となるＳｉＮ膜は、２５０℃〜
３７０℃の範囲の成膜温度で成膜する。

ただし、上記温度範囲のうち、低い成膜温度でＳｉＮ膜
を成膜する場合は、ＲＦ放電のパワー密度を低する。こ
れは、低い成膜温度でＳｉＮ膜を成膜する場合、ＲＦ放
電のパワー密度を高くすると、成膜初期にＳｉＮが分散
状態（平板面にスプレィで水を吹付けた状態）で堆積し
、その影響で、ＳｉＮ膜の成長の度合が不均一になって
、成膜されたＳｉＮ膜にピンホールやウィークスポット
等の欠陥が発生するためである。したがって、ＳｉＮ膜
を低温で成膜する場合は、ＲＦ放電のパワー密度を低く
することが必要であり、このようにＲＦ放電のパワー密
度を低くすれば、ＳｉＮ膜が成膜初期からゆっくり成長
するため、ピンホールやウィークスポット等の欠陥のな
い、絶縁破壊耐圧の十分なＳｉＮ膜を得ることができる
。また、高い成膜温度でＳｉＮ膜を成膜する場合は、Ｒ
Ｆ放電のパワー密度は高くてもよく、成膜温度が高けれ
ば、成膜されたＳｉＮ膜は、ピンホールやウィークスポ
ット等の欠陥がなく、かつ緻密な膜質となる。なお、例
えばＳｉＮ膜の成膜温度を約２５０℃〜２７０℃とする
場合は、ＲＦ放電のパワー密度を６０〜１００ｍＷ／Ｃ
ｍ２に制御すればよく、また成膜温度を約３５０℃〜３
７０℃とする場合は、ＲＦ放電のパワー密度を１２０〜
１３０ｍＷ／Ｃｍ２に制御すればよい。

また、ブロッキング絶縁膜３１は、ソース、トレイン電
極２９．３０のパターニング時に半導体層２８の表面が
エツチングされてダメージを受けるのを防ぐためのもの
で、このブロッキング絶縁膜３１にはゲート絶縁膜２７
のような絶縁破壊耐圧は要求されないが、この実施例で
は、ブロッキング絶縁膜３１となるＳｉＮ膜も、ゲート
絶縁膜２７となるＳｉＮ膜と同じ成膜条件で成膜して・
いる。

そして、Ｔｉ含有ＡＩＩ膜のＴｉ含有量と、このＴ１含
有Ａｇ膜にヒロックが発生する熱処理温度とに第１÷図
に示したような関係があるから、例えばゲート絶縁膜２
７およびブロッキング絶縁膜３１を２５０〜２７０℃の
成膜温度で成膜する場合は（半導体層２８の成膜温度は
約２５０℃）、走査配線２２およびゲート電極２６とガ
ード電極３３を、Ｔｉ含有量が２，２ｗｔ％以上のＴｊ
金含有１で形成し、ゲート絶縁膜２７およびブロッキン
グ絶縁膜３１を２５０〜２７０℃の成膜温度で成膜する
場合は、走査配線２２およびゲート電極２６とガード電
極３３を、Ｔｉ含有量が４．２ｗｔ％以上のＴｉ金含有
、Ｉｌｌで形成すればよく、このようなＴ１含有量のＴ
ｉ金含有ＩＩで走査配線２２およびゲート電極２６とガ
ード電極３３を形成すれば、ゲート絶縁膜２７と半導体
層２８およびブロッキング絶縁膜３１の成膜時に、これ
ら配線および電極２２．２６．３３の表面にヒロックが
発生して、その上に成膜されたゲート絶縁膜２７に欠陥
を発生させることはない。

［工程３コ 上記のようにしてゲート絶縁膜２７と半導体層２８およ
びブロッキング絶縁膜３１を形成した後は、第６図に示
すように、半導体層２８の上に、ソース電極２９と、ド
レイン電極３０の薄膜トランジスタ部分およびガード電
極対向部分の下層電極３０ａとを同時に形成する。この
ソース電極２９と下層電極３０ａは、プラズマＣＶＤ装
置によりｎ”−ａ−５ｉ層を成膜し、このｎ”−ａ−３
ｉ層をフォトエツチング法によりバターニングして形成
する。なお、上記ｎ”−ａ−５ｉ層は、半導体層２８で
あるａ−Ｓｉ層と同じ成膜条件（成膜温度；約２５０℃
、ＲＦ放電パワー密度：４０〜５０ｍＷ／Ｃｍ２）で成
膜する。

［工程４］ 次に、第７図に示すように、半導体層２８を、フォトエ
ツチング法により薄膜トランジスタ２５の外形およびガ
ード電極対向部３４の形状にパタニングする。

〔工程５］ 次に、第８図に示すように、ゲート絶縁膜２７の上に、
画素電極２４を、その−側縁部を前記ソース電極２つの
上に重ねて形成する。この画素電極２４は、ＩＴＯ膜等
の透明導電膜を蒸着装置またはスパッタ装置により成膜
し、この透明導電膜をフォトエツチング法によりバター
ニングして形成する。なお、上記透明導電膜の成膜温度
は１００〜２００℃である。

［工程６コ 次に、第９図に示すように、上記ゲート絶縁膜２７およ
び前記下層電極３０ａの上に、データ配線２３およびド
レイン電極３０の上層電極３０ｂを形成し、ＴＦＴパネ
ルを完成する。このデータ配線２３および上層電極３０
ｂは、Ｃｒ等の金属膜を蒸着装置またはスパッタ装置に
より成膜し、この金属膜をフォトエツチング法によりバ
ターニングして形成する。なお、上記金属膜の成膜温度
は１００〜２００℃である。

すなわち、」−記実施例のＴＦＴパネルは、薄膜トラン
ジスタ２５のドレイン電極３０をデータ配線２３の外側
に張出させて形成し、薄膜トランジスタ２５のゲート電
極２６を前記ドレイン電極３０の中央部に対向させて形
成するとともに、二〇ケート電極３０とデータ配線２３
との間の領域の一部および前記ドレイン電極３０の先端
部に対応する部分に、走査配線２２の外側に張出させて
トランジスタ保護用ガード電極３３を形成し、このガー
ド電極３３を、薄膜トランジスタ２５のゲート絶縁膜２
７および半導体層２８を介してドレイン電極３０のガー
ド電極対向部３４と対向させたものである。

この実施例のＴＦＴパネルによれば、薄膜トランジスタ
２５のゲート電極２６とデータ配線２３との間の領域の
一部に、走査配線２２の外側に張出形成され薄膜トラン
ジスタ２５のゲート絶縁膜２７および半導体層２８を介
してドレイン電極３０と対向するガード電極３３を設け
ているため、静電気によるゲート絶縁膜２７の絶縁破壊
は、薄膜トランジスタ２５部分より先に、この薄膜トラ
ン；°スタ２５よりもデータ配線２３に近いガード電極
３３部分に発生する。これは、例えばデータ配線２３に
静電気を帯びた帯電物が触れてデータ配線２３からドレ
イン電極３０へと静電気が流れた場合、このドレイン電
極３０の電位は、データ配線２３に近い端部側はど先に
高電位となるためである。なお、走査配線２２の端子部
に帯電物が触れた場合も、走査配線２２を流れる静電気
はデータ配線２３に近い箇所からデータ配線２３に流れ
ようとするから、この場合も、静電気によるケート絶縁
膜２７の絶縁破壊は、薄膜トランジスタ２５部分よりも
データ配線２３に近いガード電極３３部分に発生する。

そして、このガート電極３３部分においてゲート絶縁膜
２７か絶縁破壊すると、この部分で走査配線２２とドレ
イン電極３０とが短絡し、この短絡箇所を通って静電気
がデータ配線２３から走査配線２２に、あるいは走査配
線２２からデータ配線２３に流れるため、薄膜トランジ
スタ２５部分にはゲート絶縁膜２７に絶縁破壊を起させ
るような静電気は作用しない。。

また、上記実施例では、前記ドレイン電極３゜の先端部
に対応する部分にも、走査配線２２の外側に張出形成さ
れてゲート絶縁膜２７および半導体層２８を介してドレ
イン電極３ｏと対向するガード電極３３を設けているた
め、データ配線２３に帯電物が近づけられて、データ配
線２３が誘導帯電した場合でも、薄膜トランジスタ２５
部分にはゲート絶縁膜２７に絶縁破壊を起させるような
静電気は作用しない。これは、データ配線２３の誘導帯
電によってドレイン電極３ｏに誘起すル１！荷は、ドレ
イン電極３ｏの先端部に集中するためてあり、したがっ
て、静電気によるゲート絶縁膜２７の絶縁破壊は、薄膜
トランジスタ２５部分よりもドレイン電極３ｏの先端部
に近いガード電極３３部分に発生する。なお、走査配線
２２およびデータ配線２３に帯電物が触れることはなく
、静電気による影響が誘導帯電だけである場合は、ドレ
イン電極３０の先端部に対応する部分のみに上記ガード
電極３３を設けておくだけでよく、誘導帯電はない場合
は、データ配線２３側の部分のみに上記ガード電極３３
を設けておくだけでよい。

したがって、上記ＴＦＴパネルによれば、静電気から薄
膜トランジスタ２５を保護して、薄膜トランジスタ２５
のゲート電極２６とドレイン電極３０との間の短絡を確
実に防ぐことができる。

また、上記のようにガード電極３３部分でゲート絶縁膜
２７が絶縁破壊して走査配線２２とドレイン電極３０と
が短絡すると、ドレイン電極３０がつながっているデー
タ配線２３と走査配線２２とが短絡するが、このデータ
配線２３と走査配線２２との短絡は、上記短絡箇所のガ
ード電極３３を第１図に示した切断線すに沿ってレーザ
切断するか、あるいはこのガード電極３３を通電により
溶融切断することによって解消することができる。

なお、走査配線２２とデータ配線３３との短絡は、液晶
表示素子を組立てた後に表示試験を行なうことによって
チエツクすることができる。また、ガード電極３３は低
融点金属（Ｔｉ含有Ａｇ）で形成されており、またその
幅も小さいため、ガード電極３３は、レーザ切断によっ
ても、また溶融切断によっても容易に切断することがで
きる。

なお、ガード電極３３をレーザ切断する場合、短絡箇所
を顕微鏡により目視判定して、この短絡箇所のガード電
極３３だけを切断してもよいが、短絡している走査配線
２２に沿う全てのガード電極３３を切断すれば、短絡箇
所の目視判定は不要である。また、ガード電極３３を溶
融切断する場合は、短絡している走査配線２２とデータ
配線３３との間に大電流を流すたけでよく、この電流は
短絡箇所のガード電極３３を流れるため、ガード電極３
３がジュール熱により発熱して溶融切断される。この場
合、ガード電極３３部分を陽極酸化してその抵抗値を高
くしておけば、ガード電極３３をさらに容易に溶融切断
することかできる。

また、上記実施例では、上記ガード電極３３を、走査配
線２２とドレイン電極３０とのうち、ゲート絶縁膜２７
の下の走査配線２２に形成しているため、走査配線２２
およびゲート電極２６とガード電極３３とを、低融点金
属として一般に知られているＡｎ）で形成すると、次の
ゲート絶縁膜２７の成膜時に、上記走査配線２２および
ゲート電極２６とガード電極３３の表面にヒロックが発
生し、このヒロックの影響でゲート絶縁膜２７に欠陥が
発生してしまうが、上記実施例にように、走査配線２２
およびゲート電極２６とガード電極３３を、ＡｆｉにＴ
ｉを含有させたＴｉ含有Ａｇで形成しておけば、次のゲ
ート絶縁膜２７の成膜時に、走査配線２２およびゲート
電極２６とガード電極３３の表面にヒロックが発生する
ことはないから、上記ヒロックによるゲート絶縁膜２７
の欠陥発生をなくすことができる。

なお、上記実施例では、ドレイン電極３０のガード電極
対向部３４を、ドレイン電極３０から張出形成している
が、ガード電極３３の張出長さを大きくしてこのガード
電極３３をドレイン電極３０の側縁部の下まで延長させ
れば、上記ガード電極対向部３４は必ずしもドレイン電
極３０から張出させる必要はない。また、上記実施例で
は、ドレイン電極３０のガード電極対向部３４を、ゲー
ト電極２６と対向する薄膜トランジスタ部分と同じ、ｎ
”−ａ−３ｉからなる下層電極３０ａとＣｒ等の金属か
らなる上層電極３０ｂとの二層電極としているが、この
ガード電極対向部３４は、上層電極３０ｂだけの単層電
極としてもよい。

また、上記実施例では、ゲート絶縁膜２７の下の走査配
線２２にガード電極３３を形成しているが、このガード
電極３３は、ゲート絶縁膜２７の上のドレイン電極３０
に形成してもよく、その場合は、ガード電極（ｎ　（−
ａ−５ｉからなる下層電極とＣ「等の金属からなる上層
電極との二層電極でも、前記上層電極だけの単層型°極
でもよい）の先端部をゲート絶縁膜２７および半導体層
２８を介して走査配線２２に対向させるとともに、ガー
ド電極およびこのガード電極を形成したドレイン電極３
０を低融点金属で形成すればよい。この場合は、データ
配線２３およびドレイン電極３０とガード電極は、ゲー
ト絶縁膜２７の成膜後に形成されるから、これら配線お
よび電極は、ＴＩを含有しないＡｆｉで形成してもよい
。

さらに、上記実施例では、１つの画素電極２４に対して
１個の薄膜トランジスタ２５を設けているが、この薄膜
トランジスタ２５は１つの画素電極２４に対して複数個
（例えば２個）ずつ設けてもよく、その場合は、この複
数の薄膜トランジスタをはさんでその両側にガード電極
３３を設ければよい。なお、このガード電極３３は、薄
膜トランジスタ２５のゲート電極２６とデータ配線２３
との間だけに設けてもよく、静電気による薄膜トランジ
スタ２５の絶縁破壊は、主に、データ配線２３に帯電物
が触れ、このデータ配線２３からドレイン電極３０に静
電気が流れることによって発生するから、上記ガード電
極３３を少なくともデータ配線２３側に設けておけば、
静電気による薄膜トランジスタ２５の絶縁破壊はほとん
どなくなる。

また、上記実施例では、前記ガート電極を低融点金属で
形成しているが、このガード電極の切断をレーザ切断に
よって行なう場合は、ガード電極およびこのガード電極
を形成する走査配線またはドレイン電極とデータ配線を
、Ｃｒ、Ｔａ、Ｍ。

等の金属で形成してもよい。

なお、本発明は、薄膜トランジスタ２５を逆スタガー型
としたＴＦＴパネルに限らず、薄膜トランジスタを、逆
スタガ−型、スタガー型、コブラナー型としたＴＦＴパ
ネルにも適用できるもので、その場合は、少なくともゲ
ート電極とデータ配線との間の領域の一部に、走査配線
またはドレイン電極の外側に張出させてガード電極を形
成し、このガード電極を、ゲート絶縁膜および半導体層
を介してドレイン電極または走査配線と対向させればよ
い。

〔発明の効果〕

本発明によれば、薄膜トランジスタのゲート電極とデー
タ配線との間の領域の一部に、走査配線またはドレイン
電極の外側に張出させてガード電極を形成し、このガー
ド電極をゲート絶縁膜および半導体層を介して前記ドレ
イン電極または前記走査配線と対向させているため、静
電気によるゲート絶縁膜の絶縁破壊は、薄膜トランジス
タよりもデータ配線に近いガード電極部分に発生し、薄
膜トランジスタ部分にはゲート絶縁膜に絶縁破壊を起さ
せるような静電気は作用しないから、静電気から薄膜ト
ランジスタを保護して、薄膜トランジスタのゲート電極
とドレイン電極との間の短絡を確実に防ぐことができる
。また、上記のようにガード電極部分でゲート絶縁膜が
絶縁破壊して走査配線とドレイン電極とが短絡すると、
ドレイン電極がつながっているデータ配線と走査配線と
が短絡するが、このデータ配線と走査配線との短絡は、
ガード電極を切断することで解消することかできる。

【図面の簡単な説明】

第１図〜第１０図は本発明の一実施例を示したもので、
第１図はＴＦＴパネルの一部分の平面図、第２図および
第３図は第１図のＡ−Ａ線およびＢ−Ｂ線に沿う拡大断
面図、第４図〜第９図はＴＦＴパネルの製造工程図、第
１０図はＴｉ含有Ａｇ膜のＴｉ含有量と、このＴ１含有
Ａｊ）膜にヒロックが発生する熱処理温度との関係を示
す図で大断面図である。 ２１・・・基板、２２・・・走査配線、２３・・・デー
タ配線、２４・・・画素電極、２５・・・薄膜トランジ
スタ、２６・−・ゲート電極、２７・・・ゲート絶縁膜
、２８・・・半導体層、２９・・・ソース電極、３ｏ・
・・ドレイン電極、３０ａ・・・下層電極、３０ｂ・・
・上層電極、３１・・・ブロッキング絶縁膜、３２・・
・補助絶縁膜、３３・・・ガード電極、３４・・・ガー
ド電極対向部。

Claims (1)

【特許請求の範囲】
1. 基板上に、走査配線およびこの走査配線と直交するデー
   タ配線と、前記走査配線にゲート電極がつながり前記デ
   ータ配線にドレイン電極がつながった薄膜トランジスタ
   と、この薄膜トランジスタのソース電極に接続された画
   素電極とを形成したＴＦＴパネルにおいて、前記薄膜ト
   ランジスタのドレイン電極を前記データ配線の外側に張
   出させて形成し、前記薄膜トランジスタのゲート電極を
   前記ドレイン電極の一部に対向させて形成するとともに
   、このゲート電極と前記データ配線との間の領域の一部
   に、前記走査配線または前記ドレイン電極の外側に張出
   させてトランジスタ保護用ガード電極を形成し、このガ
   ード電極を、前記薄膜トランジスタのゲート絶縁膜およ
   び半導体層を介して前記ドレイン電極または走査配線と
   対向させたことを特徴とするＴＦＴパネル。