JPH04133031A - Ｔｆｔパネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＴＦＴアクティブマトリックス型液晶表示素子
に用いられるＴＦＴパネルに関するものである。

〔従来の技術〕

ＴＦＴアクティブマトリックス型液晶表示素子に用いら
れるＴＦＴパネルは、ガラス等からなる透明基板上に、
走査配線およびこの走査配線と直交するデータ配線と、
前記走査配線にゲート電極がつながり前記データ配線に
ドレイン電極かつながった薄膜トランジスタ（Ｔ　Ｐ　
Ｔ）と、この薄膜トランジスタのソース電極に接続され
た画素電極とを形成した構成となっている。

第１１図および第１２図は従来のＴＦＴパネルを示して
いる。なお、このＴＦＴパネルは、薄膜トランジスタを
逆スタガー型としたものである。

このＴＦＴパネルは、ガラス等からなる透明基板１上に
、多数本の走査配線２と、この走査配線２と直交する多
数本のデータ配線３と、ＩＴＯ等の透明導電膜からなる
多数の画素電極４と、各画素電極４を選択する多数の薄
膜トランジスタ５とを形成したもので、上記薄膜トラン
ジスタ５は１つの画素電極４に対してそれぞれ２個ずつ
設けられており、この両薄膜トランジスタ５，５は、走
査配線２に沿わせて配置されている。

上記両薄膜トランジスタ５．５はそれぞれ、前記走査配
線２にその外側に張出させて形成されたゲート電極６と
、このゲート電極６の上に形成されたゲート絶縁膜７と
、このゲート絶縁膜７の上に前記ゲート電極６と対向さ
せて形成された半導体層８と、この半導体層８の両側部
の上に形成されたソース電極９およびドレイン電極１０
とからなっており、両薄膜トランジスタ５，５のソース
電極９には前記画素電極４が接続されている。

また、両薄膜トランジスタ５，５のドレイン電極１０は
共通電極とされており、このドレイン電極１０は前記デ
ータ配線３につながっている。なお、１１は半導体層８
のチャンネル領域の上に形成されたブロッキング絶縁膜
である。

また、上記ゲート絶縁膜７は、透明な５ｉＮ（窒化シリ
コン）で形成されており、このゲート絶縁膜膜７は、基
板１上のほぼ全面に形成されている。そして、走査配線
２はその端子部を除いてゲート絶縁膜膜７で覆われてお
り、データ配線３と画素電極４は上記ゲート絶縁膜膜７
の上に形成されている。

なお、前記走査配線２およびゲート電極６は、Ｃｒ　　
（クロム）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等
の硬質金属で形成されている。また、両薄膜トランジス
タ５．５の半導体層８は、ａ−Ｓｔ（アモルファスシリ
コン）で形成されており、ソース電極９はｎ”−ａ−８
ｔ（ｎ型不純物をドープしたアモルファスシリコン）か
らなるｎ型半導体で形成されている。またドレイン電極
１０は、ソース電極９と同じｎ”−ａ−８ｉからなるｎ
型半導体層１０ａを半導体層８に接する下層電極とし、
その上にデータ配線３につながる金属電極１０ｂを形成
した二層電極とされており、金属電極１０およびデータ
配線３は、前記ｎ型半導体層１０ａとのオーミックコン
タクト性がよいＣｒ等の金属で形成されている。

そして、ＴＦＴアクティブマトリックス液晶表示素子は
、上記ＴＦＴパネルと、対向電極を形成した透明基板と
を枠状のシール材を介して接着し、その間に液晶を封入
して組立てられている。

ところで、上記ＴＦＴパネルにおいては、走査配線２と
データ配線３とがその交差対向部において短絡すると、
短絡した走査配線２およびデータ配線３につながってい
る全ての薄膜トランジスタ５が動作不能となり、この各
薄膜トランジスタ５により選択される画素電極４に電圧
を印加できなくなって、液晶表示素子に表示欠陥が発生
する。

このため、上記ＴＦＴパネルでは、第１１図に示したよ
うに、ゲート絶縁膜７の上に、走査配線２とデータ配線
３との交差対向部にそれぞれ位置させて補助絶縁膜１２
を形成し、走査配線２とデータ配線３との間を、ゲート
絶縁膜７と上記補助絶縁膜１２とによって確実に絶縁し
、ている。なお、上記補助絶縁膜１２は、薄膜トランジ
スタ５のブロッキング絶縁膜１１と同じ絶縁膜、例えば
ＳｉＮ膜で形成されている。

〔発明が解決しようとする課題〕

しかしながら、上記従来のＴＦＴパネルは、薄膜トラン
ジスタ５部分において走査配線２とデータ配線３とが短
絡してしまうという問題をもっている。

これは、主に静電気の影響によるもので、ＴＦＴパネル
の取扱い中に、データ配線３または走査配線２の端子部
に静電気を帯びた帯電物（人の指等）が触れると、薄膜
トランジスタ５のゲート電極６とドレイン電極１０との
間に大きな電位差が生じ、この部分のゲート絶縁膜７に
絶縁破壊が発生して、ゲート電極６とドレイン電極１０
とが短絡してしまう。なお、この静電破壊によるゲート
電極６とドレイン電極１０との短絡は、はとんどの場合
、２個の薄膜トランジスタ５，５のうち、データ配線３
に近い側のトランジスタに発生している。そして、この
ように薄膜トランジスタ５に短絡か発生すると、この薄
膜トランジスタ５部分において走査配線２とデータ配線
３とが短絡してしまう。

このため、従来のＴＦＴパネルでは、２個の薄膜トラン
ジスタ５．５のうち、短絡を生じた薄膜トランジスタ５
のゲート電極６を第１５図に二点鎖線で示した切断線ａ
に沿って切断して、この薄膜トランジスタ５を走査配線
２から切離し、走査配線２とデータ配線３との短絡を解
消している。

なお、上記薄膜トランジスタ５の短絡は、液晶表示素子
を組立てた後の表示試験において表示欠陥が生した画素
列の各薄膜トランジスタを顕微鏡により１つ１つ目視検
査することによってチエツクされており、またゲート電
極６の切断はレーザによって行なわれている。

しかし、このように薄膜トランジスタ５に短絡が生しる
ことは、この薄膜トランジスタが無駄になってしまう。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、静電気から薄膜トラ
ンジスタを保護して、薄膜トランジスタのゲート電極と
ドレイン電極との間の短絡を確実に防ぐことができるＴ
ＦＴパネルを提供することにある。

〔課題を解決するための手段〕

本発明は、基板上に、走査配線およびこの走査配線と直
交するデータ配線と、前記走査配線にゲート電極がつな
がり前記データ配線に・ドレイン電極がつながった薄膜
トランジスタと、この薄膜トランジスタのソース電極に
接続された画素電極とを形成したＴＦＴパネルにおいて
、前記薄膜トランジスタのドレイン電極を前記データ配
線の外側に張出させて形成し、前記薄膜トランジスタの
ゲート電極を前記ドレイン電極の一部に対向させて形成
するとともに、前記薄膜トランジスタの少なくとも一側
に、前記走査配線または前記ドレイン電極の外側に張出
形成されたトランジスタ保護用ガード電極を設け、この
ガード電極を、前記薄膜トランジスタのゲート絶縁膜と
半導体層とを介して前記ドレイン電極または走査配線に
対向させ、かつ、前記ドレイン電極のゲート電極対向部
は前記半導体層に接するｎ型半導体層と前記データ配線
につながる金属電極との二層電極とし、他の部分は前記
金属電極のみの単層電極としたことを特徴とするもので
ある。

〔作用〕

すなわち、本発明は、薄膜トランジスタの少なくとも一
側に、走査配線またはドレイン電極の外側に張出形成さ
れたガード電極を設け、このガド電極を前記ドレイン電
極または前記走査配線に対向させておくことによって、
静電気から薄膜トランジスタを保護するようにしたもの
で、ドレイン電極のゲート電極対向部を半導体層に接す
るｎ型半導体層とデータ配線につながる金属電極との二
層電極とし、他の部分は前記金属電極のみの単層電極と
しておけば、薄膜トランジスタ部分では、ゲート電極と
トレイン電極の金属電極との間に、ゲート絶縁膜と半導
体層とｎ型半導体層とが介在しているのに対し、前記ガ
ード電極とこのガード電極を対向させたドレイン電極ま
たは走査配線との間には、ゲート絶縁膜と半導体層たけ
か介在しているだけで上記ｎ型半導体層はないため、ガ
ード電極とこれと対向するドレイン電極または走査配線
との間の絶縁破壊耐圧は薄膜トランジスタ部分のゲート
電極とドレイン電極との間の絶縁破壊耐圧より弱いから
、静電気によるゲート絶縁膜の絶縁破壊は、薄膜トラン
ジスタ部分よりも先にガード電極部分に発生ずる。そし
て、このガード電極部分においてゲート絶縁膜が絶縁破
壊すると、この部分で走査配線とドレイン電極とが短絡
して、この短絡箇所を静電気が流れるため、薄膜トラン
ジスタ部分にはゲート絶縁膜に絶縁破壊を起させるよう
な静電気は作用しないため、薄膜トランジスタのゲート
電極とドレイン電極との間の短絡を確実に防ぐことがで
きる。また、上記のようにガード電極部分でゲート絶縁
膜が絶縁破壊して走査配線とドレイン電極とが短絡する
と、ドレイン電極がつながっているデータ配線と走査配
線とが短絡するが、このデータ配線と走査配線との短絡
は、ガード電極を切断することで解消することができる
。

〔実施例〕

以下、本発明の一実施例を図面を第１図〜第１０図を参
照して説明する。

第１図はＴＦＴパネルの一部分の平面図、第２図および
第３図は第１図のＡ−Ａ線およびＢ−Ｂ線に沿う拡大断
面図である。なお、この実施例のＴＦＴパネルは、薄膜
トランジスタを逆スタガー型としたものである。

このＴＦＴパネルは、ガラス等からなる透明基板２１上
に、多数本の走査配線２２と、この走査配線２２と直交
する多数本のデータ配線２３と、ＩＴＯ等の透明導電膜
からなる多数の画素電極２４と、各画素電極２４を選択
する多数の薄膜トランジスタ２５とを形成したもので、
上記薄膜トランジスタ２５は１つの画素電極２４に対し
てそれぞれ１個ずつ設けられている。

上記薄膜トランジスタ２５はそれぞれ、前記走査配線２
２にその外側に張出させて形成されたゲート電極２６と
、このゲート電極２６の上に形成されたゲート絶縁膜２
７と、このゲート絶縁膜２７の上に前記ゲート電極２６
と対向させて形成された半導体層２８と、この半導体層
２８の両側部の上に形成されたソース電極２９およびド
レイン電極３０とからなっており、前記ソース電極２９
には前記画素電極２４が接続されている。また、ドレイ
ン電極３０は、データ配線２３の外側に、走査配線２２
と平行に張出させて形成されており、薄膜トランジスタ
２５は、そのゲート電極２６と半導体層２８とを前記ド
レイン電極３０の中央部に対向させて形成することによ
って、ドレイン電極３０の中央部に形成されている。な
お、３１は半導体層２８のチャンネル領域の上に形成さ
れたＳｊＮからなるブロッキング絶縁膜である。

また、薄膜トランジスタ２５の半導体層２８はａ−３ｉ
で形成されており、ソース電極２９はｎ”−ａ−５ｔか
らなるｎ型半導体で形成されている。さらに、ドレイン
電極３０のゲート電極２６と対向する部分は、ソース電
極２９と同じｎ”−ａ−５ｉからなるｎ型半導体層３０
ａを半導体層２８と接する下層電極とし、その上にデー
タ配線２３につながる金属電極３０ａを形成した二層電
極とされており、ドレイン電極３０の他の部分は、前記
金属電極３０ｂのみの単層電極とされている。なお、こ
の金属電極３０ａとデータ配線２３は、前記ｎ型半導体
層３０ａとのオーミックコンタクト性がよいＣｒ等の金
属で形成されている。

また、上記ゲート絶縁膜２７は、透明なＳＩＮで形成さ
れており、このゲート絶縁膜膜２７は、基板２１上のほ
ぼ全面に形成されている。そして、走査配線２２はその
端子部を除いてゲート絶縁膜膜２７で覆われており、デ
ータ配線２３と画素電極２４は上記ゲート絶縁膜膜２７
の上に形成されている。また、上記ゲート絶縁膜２７の
上には、走査配線２２とデータ配線２３との交差対向部
にそれぞれ位置させて補助絶縁膜３２が形成されており
、走査配線２２とデータ配線２３との間は、ゲート絶縁
膜２７と上記補助絶縁膜３２とによって絶縁されている
。なお、上記補助絶縁膜３２は、薄膜トランジスタ２５
のブロッキング絶縁膜３１と同じ絶縁膜（Ｓｉ　Ｎ）で
形成されている。

また、３３は、上記薄膜トランジスタ２５をはさんでそ
の両側に設けられた一対のトランジスタ保護用ガード電
極であり、この両ガード電極３３は、走査配線２２の外
側に張出形成されている。

このガード電極３３は、ゲート電極２６の幅より十分小
さい幅に形成されている。そして、一方のガード電極３
３は、データ配線２３から走査配線２２と平行に張出形
成されているドレイン電極３０の基端側、つまり、ゲー
ト電極２６とデータ配線２３との間の領域の一部に対応
させて形成され、他方のガード電極３３は前記ドレイン
電極３０の先端部に対応させて形成されており、この両
ガード電極３３の先端部は、前記ドレイン電極３０の一
側縁部に張出形成したガード電極対向部３４に対向して
いる。このガード電極対向部３４は、ドレイン電極３０
のゲート電極対向以外の部分と同様に、金属電極３０ｂ
のみの単層電極とされており、このガード電極対向部３
４とゲート絶縁膜２７との間には、薄膜トランジスタ２
５の半導体層２８と同じ半導体層２８が形成されている
。

したがって前記ガード電極３３は、ゲート絶縁膜２７と
半導体層２８とを介してドレイン電極３０のガード電極
対向部３４に対向している。

また、上記走査配線２２およびゲート電極２６とガード
電極３３は同じ金属膜からなっており、これら配線およ
び電極２２，２６．３３は、Ａ、ＱにＴｉを含有させた
Ｔｉ含有Ａｇからなる低融点金属で形成されている。こ
のように上記配線および電極２２，２６．３３を低融点
金属で形成しているのは、ガード電極３３部分で走査配
線２２とドレイン電極３０とか短絡した場合のガード電
極３３の切断を容易にするためである。また、上記低融
点金属としてＴｉ含有Ａｇを用いているのは、上記配線
および電極２２，２６．３３を形成した後に成膜される
ゲート絶縁膜２７に欠陥を発生させないためである。

すなわち、低融点金属としては、八Ωか一般に知られて
いるが、この１９　　（純Ａρ）は、導電性に優れかつ
融点も低い反面、この八Ωの膜を数百度で熱処理すると
、その膜面が荒れてヒロックと呼ばれる突起か発生する
ため、上記配線および電極２２，２６．３３をＡΩで形
成したのでは、次にゲート絶縁膜２７を成膜する際に、
上記配線および電極２２．２６．３３の表面にヒロック
と呼ばれる突起が発生して、このヒロックの影響でゲー
ト絶縁膜２７に欠陥が発生してしまう。しかし、この実
施例のように、上記配線および電極２２゜２６．３３を
Ｔｉ含有Ａｇて形成しておけば、ゲート絶縁膜２７の成
膜時に、上記配線および電極２２．２６．３３の表面に
ヒロックか発生することはなく、シたがって、上記ヒロ
ックによるケート絶縁膜２７の欠陥発生をなくすことか
できる。

上記ＴＦＴパネルは、次のような製造方法で製造するこ
とができる。

第４図〜第９図は上記ＴＦＴパネルの製造工程図であり
、各図において、（ａ）は第１図のＡ−Ａ線位置の断面
を示し、（ｂ）は第１図のＢ−Ｂ線位置の断面を示して
いる。

［工程１］ まず、第４図に示すように、基板２１上に、Ｔｉ含有Ａ
ｇからなる走査配線２２およびゲート電極２６とガード
電極３３を形成する。これら配線および電極２２，２６
．３３は、基板２１上にＴｉ含有Ａｌｌ膜を蒸着装置ま
たはスパッタ装置により成膜し、このＴｉ含有／ｌ膜を
フォトエツチング法によりバターニングして形成する。

なお、上記Ｔｉ含有Ａｊ）膜の成膜温度は１００〜２０
０℃である。

［工程２］ 次に、第５図に示すように、基板２１上に、そのほぼ全
面にわたって、ＳｉＮからなるゲート絶縁膜２７と、ａ
−３ｔからなる半導体層２８とをプラズマＣＶＤ装置に
より連続して成膜し、さらに半導体層２８の上にブロッ
キング絶縁膜３１を形成する。このブロッキング絶縁膜
３１は、ゲート絶縁膜２７および半導体層２８の成膜に
続いてＳｉＮ膜をプラズマＣＶＤ装置により成膜し、こ
のＳｉＮ膜をフォトエツチング法によりバターニングし
て形成する。なお、第１図に示した補助絶縁膜３２は、
上記ブロッキング絶縁膜３１の形成時に、このブロッキ
ング絶縁膜３１と同時に形成する。

この場合、上記走査配線２２およびゲート電極２６とガ
ード電極３３であるＴｉ金含ＡΩ膜のＴｉ含有量を、ゲ
ート絶縁膜２７と半導体層２８およびブロッキング絶縁
膜３１の成膜温度に応じて、ある含有量以上にしておけ
ば、上記ゲート絶縁膜２７と半導体層２８およびブロッ
キング絶縁膜３１の成膜時に、Ｔｉ金含ｉからなる走査
配線２２およびゲート電極２６とガード電極３３の表面
が荒れてヒロックを発生することはない。

すなわち、第１０図は、Ｔｉ金含Ａｎ）膜のＴｉ含有量
と、このＴＩ含有八へ膜にヒロックが発生する熱処理温
度との関係を示しており、例えばＴｉ含有量が２．２ｗ
ｔ％のＴｌ含有ＡΩ膜は、２７０℃以下の熱処理ではヒ
ロックは発生せず、この温度を越える温度で熱処理した
ときにヒロックが発生する。また、Ｔｉ含有量が４．２
ｗｔ％のＴｊ含有Ａｌ膜は、３７０℃以下の熱処理では
ヒロックは発生せず、この温度を越える温度で熱処理し
たときにヒロックが発生する。なお、第１＋図において
、斜線を施した範囲は、ヒロック有りともヒロック無し
とも確定し難い不確定範囲を示している。このように、
Ｔｊ含有Ａρ膜の熱処理後のヒロックの有無は、Ｔｉ金
含Ａ、Ｑ膜のＴｉ含有量と、その熱処理温度（ゲート絶
縁膜２７と半導体層２８およびブロッキング絶縁膜３１
の成膜温度）とによって決まる。

一方、ゲート絶縁膜２７と半導体層２８およびブロッキ
ング絶縁膜３１をプラズマＣＶＤ装置により成膜する際
の成膜温度について説明すると、半導体層２８は、約２
５０℃の成膜温度で、ＲＦ放電のパワー密度を４０〜５
０　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜する。この
ような成膜温度で半導体層２８を成膜しているのは、薄
膜トランジスタの半導体層として用いられる水素化ａ−
８ｉ（ａ−５ｉ　　：Ｈ）は、高温で成膜すると、その
水素量か減少して半導体特性が悪くなるためである。

また、ゲート絶縁膜２７となるＳｉＮ膜は、２５０℃〜
３７０℃の範囲の成膜温度で成膜する。

たたし、上記温度範囲のうち、低い成膜温度でＳｉＮ膜
を成膜する場合は、ＲＦ放電のパワー密度を低する。こ
れは、低い成膜温度でＳｉＮ膜を成膜する場合、ＲＦ放
電のパワー密度を高くすると、成膜初期にＳｉＮが分散
状態（平板面にスプレィで水を吹付けた状態）で堆積し
、その影響で、ＳｉＮ膜の成長の度合が不均一になって
、成膜されたＳｉＮ膜にピンホールやウィークスポット
等の欠陥が発生するためである。したがって、ＳｉＮ膜
を低温で成膜する場合は、ＲＦ放電のパワー密度を低く
することが必要であり、このようにＲＦ放電のパワー密
度を低くすれば、ＳｉＮ膜が成膜初期からゆっくり成長
するため、ピンホールやウィークスポット等の欠陥のな
い、絶縁破壊耐圧の十分なＳｉＮ膜を得ることができる
。また、高い成膜温度でＳｉＮ膜を成膜する場合は、Ｒ
Ｆ放電のパワー密度は高くてもよく、成膜温度が高けれ
ば、成膜されたＳｉＮ膜は、ピンホールやウィークスポ
ット等の欠陥がなく、かつ緻密な膜質となる。なお、例
えばＳｉＮ膜の成膜温度を約２５０℃〜２７０℃とする
場合は、ＲＦ放電のパワー密度を６０−１００　ｍ　Ｗ
　／　ｃ　ｍ　２に制御すればよく、また成膜温度を約
３５０℃〜３７０℃とする場合は、ＲＦ放電のパワー密
度を１２０〜１、３０　ｍ　Ｗ　／　ｃ　ｍ　２に制御
すればよい。

また、ブロッキング絶縁膜３１は、ソース、トレイン電
極２９．３０のバターニング時に半導体層２８の表面が
エツチングされてダメージを受けるのを防くためのもの
で、このブロッキング絶縁膜３１にはゲート絶縁膜２７
のような絶縁破壊耐圧は要求されないが、この実施例で
は、ブロッキング絶縁膜３１となるＳｉＮ膜も、ゲート
絶縁膜２７となるＳｉＮ膜と同じ成膜条件で成膜してい
る。

そして、Ｔｉ金含ＡΩ膜のＴｉ含有量と、このＴｉ金含
Ａ、９膜にヒロックが発生する熱処理温度とに第１０図
に示したような関係があるから、例えばゲート絶縁膜２
７およびブロッキング絶縁膜３１を２５０〜２７０℃の
成膜温度で成膜する場合は（半導体層２８の成膜温度は
約２５０’Ｃ）、走査配線２２およびゲート電極２６と
ガード電極３３を、Ｔｉ含有量が２．２ｗｔ％以上のＴ
ｊ含有Ａｌで形成し、ゲート絶縁膜２７およびブロッキ
ング絶縁膜３１を２５０〜２７０℃の成膜温度で成膜す
る場合は、走査配線２２およびゲート電極２６とガード
電極３３を、Ｔｉ含有量が４．２ｗｔ％以上のＴｉ含有
Ａ１１で形成すればよく、このようなＴｉ含有量のＴｉ
金含Ａｊ７で走査配線２２およびゲート電極２６とガー
ド電極３３を形成すれば、ゲート絶縁膜２７と半導体層
２８およびブロッキング絶縁膜３１の成膜時に、これら
配線および電極２２．２６．３３の表面にヒロックが発
生して、その上に成膜されたゲート絶縁膜２７に欠陥を
発生させることはない。

［工程３］ 上記のようにしてゲート絶縁膜２７と半導体層２８およ
びブロッキング絶縁膜３１を形成した後は、第６図に示
すように、半導体層２８の上に、ソース電極２９と、ト
レイン電極３０の下層電極であるｎ型半導体層３０ａと
を同時に形成する。このソース電極２９とｎ型半導体層
３０ａは、プラズマＣＶＤ装置によりｎ”−ａ−８ｉ層
を成膜し、このｎ”−ａ−５ｉ層をフォトエツチング法
によりバターニングして形成する。

なお、上記ｎ”−ａ−３ｉ層は、半導体層２８であるａ
−３ｉ層と同し成膜条件（成膜温度、約２５０℃、ＲＦ
放電パワー密度；４０〜５０ｍＷ／ｃｍ２）で成膜する
。また、ドレイン電極３０のｎ型半導体層３０ａは、ゲ
ート電極２６と対向する部分だけに残され、他の部分は
除去されるため、このｎ型半導体層３０ａを除去した部
分の半導体層２８の表面か僅かながらエツチングされて
ダメージを受けるが、ゲート電極２６と対向する部分の
半導体層２８は、その表面がブロッキング絶縁膜３１て
覆われているため、ダメージを受けることはない。

［工程４］ 次に、第７図に示すように、半導体層２８を、フォトエ
ツチング法により薄膜トランジスタ２５の外形およびガ
ード電極対向部３４の形状にパタニングする。

［工程５］ 次に、第８図に示すように、ゲート絶縁膜２７の上に、
画素電極２４を、その−側縁部を前記ソース電極２９の
上に重ねて形成する。この画素電極２４は、ＩＴＯ膜等
の透明導電膜を蒸着装置またはスパッタ装置により成膜
し、この透明導電膜をフォトエツチング法によりバター
ニングして形成する。なお、上記透明導電膜の成膜温度
は１００〜２００℃である。

［工程６］ 線２３およびドレイン電極３０の上層電極である金属電
極３０ｂを形成し、ＴＦＴパネルを完成する。このデー
タ配線２３および金属電極３０ｂは、Ｃｒ等の金属膜を
蒸着装置またはスパッタ装置により成膜し、この金属膜
をフォトエツチング法によりバターニングして形成する
。なお、上記金属膜の成膜温度は１００〜２００℃であ
る。

すなわち、上記実施例のＴＦＴパネルは、薄膜トランジ
スタ２５のドレイン電極３０をデータ配線２３の外側に
張出させて形成し、薄膜トランジスタ２５のゲート電極
２６を前記ドレイン電極３０の中央部に対向させて形成
するとともに、薄膜トランジスタ２５の両側に、走査配
線２２の外側に張出させてトランジスタ保護用ガード電
極３３を形成し、このガード電極３３を、薄膜トランジ
スタ２５のゲート絶縁膜２７および半導体層２８を介し
てドレイン電極３０のガード電極対向部３４と対向させ
、かつ、前記ドレイン電極３０のゲート電極対向部は半
導体層２８に接するｎ型半導体層３０ａとデータ配線２
３につながる金属電極３０ｂとの二層電極とし、他の部
分は前記金属電極３０ｂのみの単層電極としたものであ
る。

この実施例のＴＦＴパネルによれば、薄膜トランジスタ
２５の両側に、走査配線２２の外側に張出形成されたガ
ード電極３３を設け、このガード電極３３をドレイン電
極３０に対向させているため、静電気によるゲート絶縁
膜２７の絶縁破壊は、薄膜トランジスタ２５部分より先
にガート電極３３部分に発生する。

これは、ドレイン電極３０のゲート電極対向部を、半導
体層２８に接するｎ型半導体層３０ａとデータ配線２３
につながる金属電極３０　ｂとの二層電極とし、他の部
分は前記金属型°極３０ｂのみして の単層電極としているためであり、このよう１イけば、
薄膜トランジスタ２５部分ては、ゲート電極２６とドレ
イン電極３０の金属電極３０ｂとの間に、ゲート絶縁膜
２７と半導体層２８とドレイン電極３０の下層電極であ
るｎ型半導体層３０ａとが介在しているのに対し、前記
ガード電極３０とこのガード電極を対向させたドレイン
電極３０との間には、ゲート絶縁膜２７と半導体層２８
だけか介在しているたけて上記ｎ型半導体層３０ａはな
いため、ガード電極３３とこれと対向するドレイン電極
３０との間の絶縁破壊耐圧は薄膜トランジスタ２５部分
のゲート電極２６とドレイン電極３０との間の絶縁破壊
耐圧より弱い。なお、ガード電極３３部分の半導体層２
８は、前述した製造工程でのｎ型半導体層３０ａのバタ
ーニング時に表面を僅かながらエツチングされているた
め、これもガード電極３３とドレイン電極３０との間の
絶縁破壊耐圧を弱くするのに役立っている。したがって
、静電気によるゲート絶縁膜２７の絶縁破壊は、薄膜ト
ランジスタ２５部分よりも先にガード電極３３部分に発
生する。

このガード電極３３部分の絶縁破壊は、はとんどの場合
、薄膜トランジスタ２５の両側のガード電極３３部分の
うち、いずれか一方に発生する。

すなわち、例えばデータ配線２３に静電気を帯びた帯電
物が触れてデータ配線２３からドレイン電極３０へと静
電気が流れた場合、このドレイン電極３０の電位は、デ
ータ配線２３に近い端部側はと先に高電位となり、した
かってこの場合は、データ配線２３側のガード電極３３
部分か絶縁破壊する。これは、走査配線２２の端子部に
帯電物が触れた場合も同様であり、この場合も、走査配
線２２を流れる静電気はデータ配線２３に近い箇所から
データ配線２３に流れようとするため、データ配線２３
側のガード電極３３部分か絶縁破壊する。また、例えば
データ配線２３に帯電物か近づけられて、データ配線２
３が誘導帯電した場合は、データ配線２３の誘導帯電に
よってドレイン電極３０に誘起する電荷が、ドレイン電
極３０の先端部に集中するため、この場合は、ドレイン
電極３０の先端部側のガード電極３３部分に絶縁破壊が
発生する。

そして、このガード電極３３部分においてゲート絶縁膜
２７が絶縁破壊すると、この部分で走査配線２２とドレ
イン電極３０とが短絡し、この短絡箇所を通って静電気
または誘導電荷がデータ配線２３から走査配線２２に、
あるいは走査配線２２からデータ配線２３に流れるため
、薄膜トランジスタ２５部分にはゲート絶縁膜２７に絶
縁破壊を起させるような静電気は作用しない。

したがって、上記ＴＦＴパネルによれば、静電気から薄
膜トランジスタ２５を保護して、薄膜トランジスタ２５
のゲート電極２６とドレイン電極３０との間の短絡を確
実に防ぐことができる。

また、上記のようにガード電極３３部分に絶縁破壊が発
生して走査配線２２とドレイン電極３゜とが短絡すると
、ドレイン電極３ｏがつながっているデータ配線２３と
走査配線２２とが短絡するが、このデータ配線２３と走
査配線２２との短絡は、上記短絡箇所のガード電極３３
を第１図に示した切断線すに沿ってレーザ切断するか、
あるいはこのガード電極３３を通電により溶融切断する
ことによって解消することができる。なお、走査配線２
２とデータ配線３３との短絡は、液晶表示素子を組立て
た後に表示試験を行なうことによってチエツクすること
ができる。また、ガード電極３３は低融点金属（ＴＩ含
有ＡＮ）で形成されており、またその幅も小さいため、
ガード電極３３は、レーザ切断によっても、また溶融切
断によっても容易に切断することができる。

なお、ガード電極３３をレーザ切断する場合、短絡箇所
を顕微鏡により目視判定して、この短絡箇所のガード電
極３３だけを切断してもよいが、短絡している走査配線
２２に沿う全てのガード電極３３を切断すれば、短絡・
箇所の目視判定は不要である。また、ガード電極３３を
溶融切断する場合は、短絡している走査配線２２とデー
タ配線３３との間に大電流を流すだけでよく、この電流
は短絡箇所のガード電極３３を流れるため、ガード電極
３３がジュール熱により発熱して溶融切断される。この
場合、ガード電極３３部分を陽極酸化してその抵抗値を
高くしておけば、ガード電極３３をさらに容易に溶融切
断することができる。

また、上記実施例では、上記ガード電極３３を、走査配
線２２とドレイン電極３０とのうち、ゲート絶縁膜２７
の下の走査配線２２に形成しているため、走査配線２２
およびゲート電極２６とガード電極３３とを、低融点金
属として一般に知られているＡＪ７で形成すると、次の
ゲート絶縁膜２７の成膜時に、上記走査配線２２および
ゲート電極２６とガード電極３３の表面にヒロックか発
生し、このヒロックの影響でゲート絶縁膜２７に欠陥が
発生してしまうが、上記実施例にように、走査配線２２
およびゲート電極２６とガード電極３３を、ＡｐにＴＩ
を含有させたＴｉ金含Ａρて形成しておけば、次のゲー
ト絶縁膜２７の成膜時に、走査配線２２およびゲート電
極２６とガード電極３３の表面にヒロックが発生するこ
とはないから、上記ヒロックによるゲート絶縁膜２７の
欠陥発生をなくすことができる。

なお、上記実施例では、ガード電極３３を薄膜トランジ
スタ２５の両側に設けているか、このガード電極３３は
、薄膜トランジスタ２５のいずれか一側だけに設けても
よい。また、このガード電極３３は、その張出長さを大
きくしてドレイン電極３０の側縁部の下まで延長させて
もよく、このようにすれば、上記ガード電極対向部３４
は必ずしもドレイン電極３０から張出させる必要はない
。

また、上記実施例では、ゲート絶縁膜２７の下の走査配
線２２にガート電極３３を形成しているか、このガード
電極３３は、ゲート絶縁膜２７の上のドレイン電極３０
に形成してもよく、その場合は、ガード電極も金属電極
３０ｂたけの単層電極とし、その先端部をゲート絶縁膜
２７および半導体層２８を介して走査配線２２に対向さ
せるとともに、ガード電極およびこのガート電極を形成
したドレイン電極３０の金属電極３０ｂを低融点金属で
形成すればよい。この場合は、データ配線２３およびド
レイン電極３０とガート電極は、ゲート絶縁膜２７の成
膜後に形成されるから、これら配線および電極は、ＴＩ
を含有しないＡｐて形成してもよい。また、ガード電極
３３の切断をレーザ切断によって行なう場合は、ガート
電極３３およびこのガート電極を形成する走査配線を、
Ｃｒ、Ｔａ、Ｍｏ等の金属で形成してもよい。

さらに、上記実施例では、１つの画素電極２４に対して
１個の薄膜トランジスタ２５を設けているが、この薄膜
トランジスタ′２５は１つの画素電極２４に対して複数
個（例えば２個）ずつ設けてもよく、その場合は、この
複数の薄膜トランジスタをはさんでその両側にガード電
極３３を設ければよい。

なお、本発明は、薄膜トランジスタ２５を逆スタガー型
としたＴＦＴパネルに限らず、薄膜トランジスタを、逆
スタガ−型、スタガー型、コブラナー型としたＴＦＴパ
ネルにも適用できるもので、その場合も、薄膜トランジ
スタの少なくとも一側に、走査配線またはドレイン電極
の外側に張出させてガード電極を形成し、このガード電
極を、ゲート絶縁膜および半導体層を介してドレイン電
極または走査配線と対向させるとともに、ドレイン電極
のゲート電極対向部を半導体層に接するｎ型半導体層と
データ配線につながる金属電極との二層電極とし、他の
部分は前記金属電極のみの単層電極とすればよい。

〔発明の効果〕

本発明によれば、薄膜トランジスタの少なくとも一側に
、走査配線またはドレイン電極の外側に張出させてガー
ド電極を形成し、このガード電極を、ゲート絶縁膜およ
び半導体層を介してドレイン電極または走査配線と対向
させるとともに、ドレイン電極のゲート電極対向部を半
導体層に接するｎ型半導体層とデータ配線につながる金
属電極との二層電極とし、他の部分は前記金属電極のみ
の単層電極としているため、静電気によるゲート絶縁膜
の絶縁破壊は、薄膜トランジスタより先にガード電極部
分に発生し、薄膜トランジスタ部分にはゲート絶縁膜に
絶縁破壊を起させるような静電気は作用しないから、静
電気から薄膜トランジスタを保護して、薄膜トランジス
タのゲート電極とドレイン電極との間の短絡を確実に防
ぐことができる。また、上記のようにガード電極部分て
ゲート絶縁膜が絶縁破壊して走査配線とドレイン電極と
か短絡すると、ドレイン電極がつながっているデータ配
線と走査配線とか短絡するが、このデータ配線と走査配
線との短絡は、ガード電極を切断することで解消するこ
とができる。

【図面の簡単な説明】

第１図〜第１０図は本発明の一実施例を示したもので、
第１図はＴＦＴパネルの一部分の平面図、第２図および
第３図は第１図のＡ−Ａ線およびＢ−Ｂ線に沿う拡大断
面図、第４図〜第９図はＴＦＴパネルの製造工程図、第
１０図はＴ＋含有Ａ、Ｑ膜のＴｉ含有量と、このＴｉ金
含ＡΩ膜にヒロックが発生する熱処理温度との関係を示
す図で大断面図である。 ２１・・・基板、２２・・・走査配線、２３・・・デー
タ配線、２４・・・画素電極、２５・・・薄膜トランジ
スタ、２６・・・ゲート電極、２７・・・ゲート絶縁膜
、２８・・・半導体層、２９・・・ソース電極（ｎ型半
導体層）、３０・・・ドレイン電極、３０ａ・・・ｎ型
半導体層、３０ｂ・・・金属電極、３１・・・ブロッキ
ング絶縁膜、３２・・・補助絶縁膜、３３・・・ガード
電極、３４・・・ガード電極対向部。 出願人　　カシオ計算機株式会社 籐１ ｌ９ｒＩＪ ｉ１０１１

Claims (1)

【特許請求の範囲】
1. 基板上に、走査配線およびこの走査配線と直交するデー
   タ配線と、前記走査配線にゲート電極がつながり前記デ
   ータ配線にドレイン電極がつながった薄膜トランジスタ
   と、この薄膜トランジスタのソース電極に接続された画
   素電極とを形成したＴＦＴパネルにおいて、前記薄膜ト
   ランジスタのドレイン電極を前記データ配線の外側に張
   出させて形成し、前記薄膜トランジスタのゲート電極を
   前記ドレイン電極の一部に対向させて形成するとともに
   、前記薄膜トランジスタの少なくとも一側に、前記走査
   配線または前記ドレイン電極の外側に張出形成されたト
   ランジスタ保護用ガード電極を設け、このガード電極を
   、前記薄膜トランジスタのゲート絶縁膜と半導体層とを
   介して前記ドレイン電極または走査配線に対向させ、か
   つ、前記ドレイン電極のゲート電極対向部は前記半導体
   層に接するｎ型半導体層と前記データ配線につながる金
   属電極との二層電極とし、他の部分は前記金属電極のみ
   の単層電極としたことを特徴とするＴＦＴパネル。