JPH04132537U - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本願考案は、信号処理装置に関し、演算手段の
前段に２^N 倍手段を配設し、演算処理を高速で行なうと
ともに、演算処理の結果発生したオーバーフローを正確
に検出して適切にクリップ処理を行なうことを目的とし
ている。 【構成】信号処理装置１は、加減算手段３が演算方法を
指定する加減算信号に従って２入力の加・減算を行な
い、演算結果をクリップ回路５に出力する。加減算手段
３の１入力の前段には、入力の２^N 倍を演算する２^N倍
手段２が配設され、２^N 倍手段２の入力の上位Ｎビッ
ト、加減算手段３の２入力の最上位ビット、加減算信
号、加減算手段３の出力の最上位ビットがクリップ制御
手段４に入力される。クリップ制御手段４はこれら各信
号に基づき加減算手段３の演算結果のオーバーフローを
検出し、クリップ信号をクリップ手段５に出力する。ク
リップ手段５はクリップ制御手段４からのクリップ信号
に基づき加減算手段３の出力をクリップする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本願考案は、信号処理装置に関し、詳しくは、コンピュータ等の演算部におい て演算した結果が、正あるいは負の最大値を超えた場合に、演算結果を最大値に クリップする信号処理装置に関する。

【０００２】

【従来の技術】

コンピュータ等のＣＰＵ（Central Processing Unit）で加・減算の演算処理 を行なうと、演算結果が正の最大値あるいは負の最大値を超えることがある。 そこで、従来から、演算回路で演算処理を行なう場合、演算結果のオーバーフ ローを判断して、演算結果を最大値にクリップするクリップ回路を設けている。

【０００３】 すなわち、従来、演算回路の２つの入力の最上位ビット、演算回路に演算方法 を指示する信号（例えば、加減算信号）及び演算回路の出力最上位ビットの４つ の信号をクリップ制御回路に入力し、クリップ制御回路がこれら４つの入力信号 に基づいて演算結果がオーバーフローするかどうかを判断している。クリップ制 御回路は、演算結果がオーバーフローしていると判断すると、クリップ信号をク リップ回路に出力し、クリップ回路は、演算回路の出力を最大値にクリップする 。

【０００４】

【考案が解決しようとする課題】

しかしながら、このような従来の演算結果のオーバーフローのクリップ処理に あっては、オーバーフローの有無を演算回路の２つの入力の最上位ビット、演算 方法を指示する信号及び演算回路の出力の最上位ビットにより判断していたため 、このようなオーバーフローのクリップ処理をそのまま演算回路の前段に２^N倍 回路が配設される演算回路に適用すると、適切なオーバーフローの判定を行なう ことができず、適切な演算処理を行なうことができない。

【０００５】 すなわち、近時、演算処理を高速で行なうため、特に、ＤＳＰ（ディジタル信 号処理プロセッサ：Digital Signal Processor）等を使用するものにあっては、 大量のデータを高速で演算処理する必要があり、演算処理の高速化を図るために 、演算回路の前段に２^N倍回路を配設することが行なわれている。ところが、従 来のオーバーフローのクリップ処理にあっては、上述のように２入力とその演算 方法及び演算回路の出力にのみ基づいてオーバーフローのクリップ処理を行なっ ていたため、２^N倍回路の出力自体がオーバーフローしていることがあり、この ような入力に対しては、適切にオーバーフローの判定を行なうことができない。 その結果、適切な演算処理を行なうことができないという問題があった。

【０００６】 そこで、本願考案は、演算処理の処理速度を向上させつつ、オーバーフローを 正確に判断して、適切な演算処理を行なえるようにすることを目的としている。

【０００７】

【課題を解決するための手段】

上記目的を達成するため、 請求項１記載の考案は、 信号処理装置が、 演算方法を指定する加減算信号が入力され、加減算信号に従って２つの入力の 加算または減算を行なう加減算手段と、 入力の２^N倍を演算し、その演算結果を前記加減算手段の１つの入力に出力す る２^N倍手段と、 前記２^N倍手段の入力の上位Ｎビット、前記加減算手段の入力の最上位ビット 、前記加減算手段に入力される加減算信号及び前記加減算手段の出力の最上位ビ ットの各信号に基づいて前記加減算手段の演算結果がオーバーフローするか否か を検出し、クリップ信号を出力するクリップ制御手段と、 前記クリップ制御手段から出力されるクリップ信号に基づいて加減算手段の出 力をクリップするクリップ手段と、 を備えたことを特徴としている。

【０００８】

【作用】

請求項１記載の考案によれば、 信号処理装置は、 加減算手段が、演算方法を指定する加減算信号に従って２つの入力の加算また は減算を行ない、演算結果をクリップ回路に出力する。この加減算手段の１つの 入力の前段には、入力の２^N倍を演算し、その演算結果を前記加減算手段の１つ の入力に出力する２^N倍手段が配設されている。この２^N倍手段の入力の上位Ｎビ ット及び前記加減算手段の２つの入力の最上位ビット、加減算手段に入力される 加減算信号、さらに加減算手段の出力の最上位ビットの各信号が、クリップ制御 手段に入力され、クリップ制御手段は、これら各信号に基づいて前記加減算手段 の演算結果がオーバーフローするか否かを検出して、クリップ信号をクリップ手 段に出力する。クリップ手段は、このクリップ制御手段から出力されるクリップ 信号に基づいて加減算手段の出力をクリップする。 したがって、演算手段の前段に２^N倍手段が配設されている場合においても正 確にオーバーフローを検出して、クリップすることができ、演算速度を向上させ つつ、適切な演算処理を行なうことができる。

【０００９】

【実施例】

以下、本願考案を実施例に基づいて説明する。 図１〜図４は、本願考案の信号処理装置の一実施例を示す図である。

【００１０】 図１は、本願考案の信号処理装置１の回路構成図であり、信号処理装置１は、 ２倍回路２、加減算器３、クリップ制御回路４及びクリップ回路５等を備えてい る。これら各部は、バス及び信号線により接続されている。

【００１１】 ２倍回路（２^N倍手段）２には、入力データＡが入力され、２倍回路２は、入 力データＡを２倍、すなわち、入力データＡを１ビットだけ左（上位側）にシフ トさせて加減算器３の１つの入力に出力する。

【００１２】 加減算器（加減算手段）３は、２つの入力を備えており、その１つには、上述 のように、２倍回路２の出力が入力され、他の１つには、入力データＢが入力さ れる。また、加減算器３には、加減算器３での演算方法を指定する加・減算信号 SUB/ADDが入力されている。加減算器３は、加・減算信号SUB/ADDに従って２つの 入力データに加算処理あるいは減算処理を行ない、演算結果を演算出力データと してクリップ回路５に出力する。いま、加減算器３は、加・減算信号SUB/ADDが 、１のとき減算処理を指示し、０のとき加算処理を指示する。

【００１３】 上記入力データＡ及び入力データＢは、その最上位ビットが符号ビットに割り 当てられており、最上位ビットは、０が正を、１が負を示している。

【００１４】 上記２倍回路２に入力される入力データＡの最上位ビットAMSB、２倍回路２の 出力の最上位ビットA2MSB、上記加減算器３への入力データＢの最上位ビットBMS B、演算方法を指定する加・減算信号SUB/ADD及び加減算器３の演算出力データの 最上位ビットOMSBは、クリップ制御回路４に入力され、またクリップ制御回路４ には、クリップ制御を行なうかどうかを制御するためのクリップ制御信号が入力 されている。

【００１５】 クリップ制御回路（クリップ制御手段）４は、図２に示すように構成されてお り、ＸＯＲ回路11、インバータ12、13、14、15、ＡＮＤ回路16、17、18、19、20 、21、22、23、ＯＲ回路24、25及びＮＯＲ回路26等を備えている。クリップ制御 回路４において、入力データＡの最上位ビットAMSBは、インバータ12を介してＡ ＮＤ回路16、17、18に入力されるとともに、そのままＡＮＤ回路19、20、21に入 力され、２倍回路２の出力の最上位ビットA2MSBは、インバータ13を介してＡＮ Ｄ回路16、20、21に入力されるとともに、そのままＡＮＤ回路17、18、19に入力 されている。入力データＢの最上位ビットBMSB及び加・減算信号SUB/ADDは、Ｘ ＯＲ回路11及びインバータ14を介してＡＮＤ回路16、17、21に入力されるととも に、ＸＯＲ回路11を介してＡＮＤ回路18、19、20に入力され、演算出力データの 最上位ビットOMSBは、インバータ15を介してＡＮＤ回路19、21に入力されるとと もに、そのままＡＮＤ回路16、18に入力される。

【００１６】 したがって、ＡＮＤ回路16、17、18及びＡＮＤ回路19、20、21は、それぞれ入 力データＡ、入力データＢ、２倍回路２の出力及び加減算器３の演算出力データ の各最上位ビットが加・減算信号SUB/ADDに応じてどのように変化したかを検出 することができ、ＡＮＤ回路16、17、18は、正のオーバーフローを、ＡＮＤ回路 19、20、21は、負のオーバーフローを検出する。具体的には、図１では、加減算 器３の前段に２^N倍回路（図１では、２倍回路２）が配設されている。

【００１７】 図３にオーバーフローを生じる場合を示す。 まず、２つの入力データと２倍データが共に正で（最上位ビットが０）で加算 した結果（加減算信号が０）の最上位ビットOMSBが１の場合、これは正の値同士 を加算すれば加算結果は負の値にはなり得ず、ここで演算出力データの最上位ビ ットOMSBが１ということは、これは正のオーバーフローを意味する（図３の） 。

【００１８】 また、図３ののように、正の２倍データ（A2MSB＝０）から負のデータ（BMS B＝１）を減算（加減算信号が１）した場合、これはつまり加算に等しいから、 その結果は負ではあり得ず、それでも演算出力データの最上位ビットOMSBが１の ときは、正のオーバーフローをしていることを意味する。

【００１９】 また、正の値の入力データ（AMSB＝１）を２倍したデータは正であり、これに もかかわらず、A2MSB＝１となっていたなら、この時点ですでに正のオーバーフ ローをしており、これにさらに正の値を加算したら（BMSB＝加減算信号＝０）、 その出力は、演算出力データの最上位ビットOMSBの値をみなくとも、正のオーバ ーフローをしている（図３の）。逆に、負の値を減算しても（BMSB＝加減算信 号＝１）、同様に、正のオーバーフローは免れられない（図３の）。

【００２０】 また、正のオーバーフローした２倍データ（A2MSB＝１、AMSB＝０）から正の 値を減算しても（BMSB＝０、加減算信号＝１）、演算結果がOMSB＝１であれば、 これは正のオーバーフローであり（図３の）、同様に、負の値を加算しても（ BMSB＝１、加減算信号＝０）、OMSB＝１であれば、これは正のオーバーフローで ある（図３の）。

【００２１】 そして、一つの入力データ及びその２倍データが負の値であり（AMSB＝A2MSB ＝１）、これに正の値の入力データ（BMSB＝０）を減算して（加減算信号＝１） 、その結果、OMSB＝０となれば、これは正の値を意味しているのではなく、負の オーバーフローを生じていることになり（図３の）、逆に、負の入力データ（ BMSB＝１）を加算しても（加減算信号＝０）、OMSB＝０であれば、負のオーバー フローを意味する（図３の）。

【００２２】 そして、負の値の入力データ（AMSB＝１）の２倍データの最上位ビットが０で あるとき（A2MSB＝０）、これは２倍した時点ですでに負のオーバーフローを生 じていることを意味し、これに正の値を減算したら（BMSB＝０、加減算信号＝１ ）、その結果はOMSBの値を見なくとも、負のオーバーフローが生じており（図３ の）、逆に負の値を加算しても（BMSB＝１、加減算信号＝０）、同様に負のオ ーバーフローを生じる（図３のＡ）。

【００２３】 また、負のオーバーフローを生じている２倍データ（AMSB＝１、A2MSB＝０） に正の値を加算しても（BMSB＝加減算信号＝０）、OMSB＝０であれば、負のオー バーフローを生じていることを意味し（図３のＢ）、負の値を減算しても（BMSB ＝加減算信号＝１）、OMSB＝０であれば、依然負のオーバーフローを生じている ことを意味する（図３のＣ）。

【００２４】 図３に示すように、正へのオーバーフロー及び負へのオーバーフローがそれぞ れ６通りづつ発生し、それぞれのオーバーフローを図３で示すように、ＡＮＤ回 路16、17、18及びＡＮＤ回路19、20、21で検出する。

【００２５】 ＯＲ回路24は、ＡＮＤ回路16、17、18の出力のうち一つでも１のとき、正のオ ーバーフローが発生したことを示す１の信号をＡＮＤ回路22に出力し、ＯＲ回路 25は、ＡＮＤ回路19、20、21の出力のうち一つでも１のとき、負のオーバーフロ ーが発生したことを示す１の信号をＡＮＤ回路23に出力する。

【００２６】 ＡＮＤ回路22、23には、さらにクリップ制御信号が入力されている。ＡＮＤ回 路22は、クリップ制御信号が１のときに、ＯＲ回路24から１の信号が入力される と、正クリップ信号をクリップ回路５に出力するとともに、ＮＯＲ回路26に出力 する。また、ＡＮＤ回路23は、同様に、クリップ制御信号が１のときに、ＯＲ回 路25から１の信号が入力されると、負クリップ信号をクリップ回路５に出力する とともに、ＮＯＲ回路26に出力する。ＮＯＲ回路26は、ＡＮＤ回路22の出力する 正クリップ信号及びＡＮＤ回路23の出力する負クリップ信号がともに０のとき、 すなわちＡＮＤ回路16、17、18及びＡＮＤ回路19、20、21がいずれのオーバーフ ローをも検出せずに全て０を出力しているとき、Ｎクリップ信号をクリップ回路 ５に出力する。

【００２７】 再び図１において、クリップ回路５（クリップ手段）には、加減算器３の演算 出力データが入力されるとともに、クリップ制御回路４から正クリップ信号、負 クリップ信号及びＮクリップ信号が入力され、クリップ回路５は、クリップ制御 回路４からの各クリップ信号に応じて加減算器３から入力される演算出力データ のクリップ処理を行って、出力データとして出力する。

【００２８】 すなわち、クリップ回路５は、クリップ制御回路４からＮクリップ信号が入力 されているときには、加減算器３からの演算出力データをそのまま出力データと して出力し、正クリップ信号あるいは負クリップ信号が入力されているときには 、加減算器３からの演算出力データにかかわらず、出力データとして、正の最大 値あるいは負の最大値を出力する。

【００２９】 次に作用を説明する。 いま、入力データＡ及び入力データＢとして４ビットデータが入力され、出力 データとして４ビットデータを出力するものとすると、各データの最上位ビット が、上述のように、符号データとして使用されているため、４ビットデータは、 図４に示すように、”００００”を中心として、”０１１１”が正の最大値、” １０００”が負の最大値となる。

【００３０】 ここで、入力データＡとして、”００１１”が、入力データＢとして、”００ ０１”が入力され、加・減算信号SUB/ADDとして加算を指示する０が入力された とすると、まず、２倍回路２で入力データＡの２倍処理（１ビット左シフト処理 ）が行なわれ、２倍回路２の出力データは、”０１１０”（００１１×２＝０１ １０）となって、オーバーフローしない。この２倍回路２の出力データに入力デ ータＢを加算すると、”０１１１”（０１１０＋０００１＝０１１１）となり、 オーバーフローしない。したがって、クリップ制御回路４は、オーバーフローを 検出せず、Ｎクリップ信号をクリップ回路５に出力する。クリップ回路５は、加 減算器３から入力される演算出力データをそのまま出力データとして出力する。

【００３１】 次に、入力データＡとして、”００１１”が、入力データＢとして、”００１ ０”が入力され、加・減算信号SUB/ADDとして加算処理を指示する０が入力され ると、同様に、２倍回路２は、入力データＡの２倍処理を行ない、”０１１０” （００１１×２＝０１１０）を出力する。この２倍回路２の出力データは、オー バーフローしていない。次に、加減算器３で、この２倍回路２の出力データと入 力データＢとの加算処理が行なわれ、加算結果は、”１０００”（０１１０＋０ ０１０＝１０００）となって、オーバーフローする。このオーバーフローは、図 ３のに相当し、クリップ制御回路４のＡＮＤ回路16で検出され、クリップ制御 回路４は、正クリップ信号をクリップ回路５に出力する。したがって、クリップ 回路５は、正の最大値を出力データとして出力する。

【００３２】 また、入力データＡとして、”０１１０”が、入力データＢとして、”０１０ ０”が入力され、加・減算信号SUB/ADDとして減算処理を指示する１が入力され ると、同様に、２倍回路２は、入力データＡの２倍処理を行ない、”１１００” （０１１０×２＝１１００）を出力する。この２倍回路２の出力は、負の数とな り、既にオーバーフローしている。次に、加減算器３で、２倍回路２の出力から 入力データＢを減算する減算処理を行ない、この演算出力データは、”１０００ ”（１１００−０１００＝１０００）となり、正にオーバーフローしている。し たがって、クリップ制御回路４は、図３のに相当し、ＡＮＤ回路18によりオー バーフローしていることを検出し、クリップ回路５に正クリップ信号を出力する 。クリップ回路５は、正の最大値を出力データとして出力する。

【００３３】 さらに、入力データＡとして、”０１１０”が、入力データＢとして、”０１ ０１”が入力され、加・減算信号SUB/ADDとして減算処理を指示する１が入力さ れると、同様に、２倍回路２は、入力データＡの２倍処理を行ない、”１１００ ”（０１１０×２＝１１００）を出力する。この２倍回路２の出力は、負の数と なり、既にオーバーフローしている。しかし、次に加減算器３で減算処理すると 、演算出力データは、”０１１１”（１１００−０１０１＝０１１１）となり、 オーバーフローしない。したがって、図３のＡＮＤ回路18がオーバーフローを検 出する場合に当らず、クリップ制御回路４は、Ｎクリップ信号をクリップ回路５ に出力し、クリップ回路５は、加減算器３からの演算出力データをそのまま出力 データとして出力する。

【００３４】 このように、クリップ制御回路４は、入力データＡの最上位ビットAMSB、入力 データＢの最上位ビットBMSB、２倍回路２の出力の最上位ビットA2MSB、演算出 力データの最上位ビットOMSB及び加・減算信号SUB/ADDに基づいて、２倍回路２ がその前段に配設された加減算器３の演算出力データがオーバーフローしている かどうかを正確に検出することができ、その検出結果をクリップ回路５に出力し て、オーバーフローした演算出力データに対しては、クリップ処理を行なうこと ができる。その結果、演算処理の速度を向上させつつ、適切にクリップ処理を行 なうことができる。

【００３５】 また、クリップ制御回路４は、クリップ制御信号が、０のときには、ＡＮＤ回 路22及びＡＮＤ回路23が正クリップ信号及び負クリップ信号を出力せず、ＮＯＲ 回路回路26が、Ｎクリップ信号を出力する。したがって、クリップ処理が必要で ないときには、クリップ制御信号によりクリップ処理を解除することができる。 なお、上記実施例においては、４ビットデータの場合について説明したが、こ れに限るものではなく、データのビット構成にかかわらず、同様に適用すること ができる。

【００３６】 図５、６は、本願考案の信号処理装置の他の実施例を示す図である。 本実施例の説明において、図１に示した各部と同一構成部分には、同一の符号 を付してその説明を省略する。 図５は、その信号処理装置30の回路構成図であり、信号処理装置30は、２^N倍 回路31、加減算器３、クリップ制御回路32及びクリップ回路５等を備えている。 これら各部は、バス及び信号線により接続されている。

【００３７】 ２^N倍回路（２^N倍手段）31には、入力データＡ及び２^N倍回路31の倍数処理を 指定する信号が入力されており、２^N倍回路31は、入力データＡを２^N倍（２Nビ ット分左にシフト）して加減算器３に出力する。

【００３８】 この入力データＡの上位ＮビットAMSB〜AMSB_-N+1は、クリップ制御回路32に入 力されており、また２^N倍回路31の出力の最上位ビットA2^NMSBがクリップ制御回 路32に入力されている。さらに、クリップ制御回路32には、図１の場合と同様に 、入力データＢの最上位ビットBMSB、演算出力データの最上位ビットOMSB、加・ 減算信号SUB/ADD及びクリップ制御信号が入力されている。

【００３９】 クリップ制御回路（クリップ制御手段）32は、図６に示すように構成されてお り、ＡＮＤ回路41、ＮＯＲ回路42、ＸＯＲ回路43、インバータ44、45、46、47、 48、49、ＡＮＤ回路50、51、52、53、54、55、56、57、58、59、ＯＲ回路60、61 、ＮＯＲ回路62等を備えている。

【００４０】 ＡＮＤ回路41及びＮＯＲ回路42には、入力データＡの最上位ビットを除く上位 （Ｎ−１）ビットAMSB_-1〜AMSB_-N+1が入力されており、入力データＡの最上位ビ ットAMSBは、インバータ46を介してＡＮＤ回路50、51、52、53に入力されるとと もに、ＡＮＤ回路54、55、56、57にそのまま入力される。ＡＮＤ回路41の出力は 、インバータ44を介してＡＮＤ回路54に入力されるとともに、そのままＡＮＤ回 路55、56、57に入力され、ＮＯＲ回路42の出力は、インバータ45を介してＡＮＤ 回路50に入力されるとともに、そのままＡＮＤ回路51、52、53に入力される。

【００４１】 ２^N倍回路31の出力の最上位ビットA2^NMSBは、インバータを介してＡＮＤ回路5 1及びＡＮＤ回路56に入力されるとともに、そのままＡＮＤ回路52、53及びＡＮ Ｄ回路55に入力され、入力データＢの最上位ビットBMSB及び加・減算信号SUB/AD Dは、ＸＯＲ回路43入力される。ＸＯＲ回路43の出力は、インバータ48を介して ＡＮＤ回路51、52及びＡＮＤ回路57に入力されるとともに、そのままＡＮＤ回路 53及びＡＮＤ回路55、56に入力される。また、演算出力データの最上位ビットOM SBは、インバータ49を介してＡＮＤ回路55、56に入力されるとともに、そのまま ＡＮＤ回路51、53に入力される。

【００４２】 ＡＮＤ回路50、51、52、53の出力は、ＯＲ回路60に入力され、ＡＮＤ回路54、 55、56、57の出力は、ＯＲ回路61に出力される。ＯＲ回路60、61の出力は、それ ぞれＡＮＤ回路58、59に入力され、ＡＮＤ回路58、59には、またクリップ制御信 号が入力されている。ＡＮＤ回路58は、クリップ制御信号が１のとき、ＯＲ回路 60からオーバーフローを示す１の信号が入力されると、正クリップ信号をクリッ プ回路５に出力するとともに、ＮＯＲ回路62に出力し、ＡＮＤ回路59は、クリッ プ制御信号が１のとき、ＯＲ回路61からオーバーフローを示す１の信号が入力さ れると、負クリップ信号をクリップ回路５に出力するとともに、ＮＯＲ回路62に 出力する。ＮＯＲ回路62は、ＡＮＤ回路58、59がともに０を出力するとき、１の Ｎクリップ信号をクリップ回路５に出力する。

【００４３】 したがって、クリップ制御回路32は、入力データＡの上位ＮビットAMSB〜AMSB _- N₊₁が全て０又は１のとき、上記一実施例と同様に、オーバーフローの発生を他 の入力ビットデータや加・減算信号SUB/ADDに基づいてＡＮＤ回路51、52、53及 びＡＮＤ回路55、56、57により検出することができる。また、入力データＡが正 の数（入力データＡの最上位ビットAMSBが０）で、入力データＡの上位Ｎビット AMSB〜AMSB_-N+1のいずれかが１のときは、２^N倍した時点で、他の下位ビットの 加減算では回復しない正のオーバーフローが発生するのをＡＮＤ回路50で検出す ることができ、入力データＡが負の数（入力データＡの最上位ビットAMSBが１） で、入力データＡの上位ＮビットAMSB〜AMSB_-N+1のいずれかが０のときも、２^N 倍した時点で、他の下位ビットの加減算では回復しない負のオーバーフローが発 生するのをＡＮＤ回路54で検出することができる。

【００４４】 クリップ制御回路32は、正あるいは負のオーバーフローを検出すると、正クリ ップ信号あるいは負クリップ信号をクリップ回路５に出力し、オーバーフローを 検出しないときあるいは、クリップ制御信号として０が入力されているときには 、Ｎクリップ信号をクリップ回路５に出力する。

【００４５】 クリップ回路５は、上記同様、クリップ処理を行ない、出力データを出力する 。 したがって、加減算器３の前段に２^N倍回路31が配設されているときにおいて も、２^N倍回路31に入力されるデータ（入力データＡ）の上位ＮビットAMSB〜AMS B_{-N+ 1}、２倍回路２の出力の最上位ビットA2^NMSB、入力データＢの最上位ビットB MSB、演算出力データの最上位ビットOMSB及び加・減算信号SUB/ADDに基づいて、 オーバーフローの発生を正確に検出することができ、クリップ処理を適切に行な うことができる。

【００４６】

【考案の効果】

請求項１記載の考案によれば、演算手段の前段に２^N倍手段が配設されている 場合においても、２^N倍手段への入力データや２^N倍手段の出力データ等に基づい て、演算手段でのオーバーフローを正確に検出することができ、演算結果のデー タに適切にクリップ処理を施すことができる。したがって、２^N倍手段を使用し た演算処理を正確に行なうことができ、演算速度を向上させつつ、適切な演算処 理を行なうことができる。

【図面の簡単な説明】

【図１】本考案による信号処理装置の一実施例の回路構
成図。

【図２】図１の信号処理装置のクリップ制御回路の詳細
な回路図。

【図３】図２のクリップ制御回路でのオーバーフローの
検出パターンを示す図。

【図４】４ビットデータの数値の大小関係を示す図。

【図５】本考案による信号処理装置の他の実施例の回路
構成図。

【図６】図５の信号処理装置のクリップ制御回路の詳細
な回路図。

【符号の説明】

１、30 信号処理装置 ２ ２倍回路 ３ 加減算器 ４、32 クリップ制御回路 ５ クリップ回路 31 ２^N 倍回路 11 ＸＯＲ回路 12、13、14、15 インバータ 16、17、18、19、20、21、22、23 ＡＮＤ回路 スタック 24、25 ＯＲ回路 26 ＮＯＲ回路 41 ＡＮＤ回路 42 ＮＯＲ回路 43 ＸＯＲ回路 44、45、46、47、48、49 インバータ 50、51、52、53、54、55、56、57、58、59 ＡＮＤ回
路 60、61 ＯＲ回路 62 ＮＯＲ回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 演算方法を指定する加減算信号が入力さ
   れ、加減算信号に従って２つの入力の加算または減算を
   行なう加減算手段と、入力の２^N倍を演算し、その演算
   結果を前記加減算手段の１つの入力に出力する２^N倍手
   段と、前記２^N倍手段の入力の上位Ｎビット、前記加減
   算手段の入力の最上位ビット、前記加減算手段に入力さ
   れる加減算信号及び前記加減算手段の出力の最上位ビッ
   トの各信号に基づいて前記加減算手段の演算結果がオー
   バーフローするか否かを検出し、クリップ信号を出力す
   るクリップ制御手段と、前記クリップ制御手段から出力
   されるクリップ信号に基づいて前記加減算手段の出力を
   クリップするクリップ手段と、を備えたことを特徴とす
   る信号処理装置。