JPH04127659U - リードフレーム及びこれを利用した半導体装置 - Google Patents

リードフレーム及びこれを利用した半導体装置

Info

Publication number
JPH04127659U
JPH04127659U JP3150991U JP3150991U JPH04127659U JP H04127659 U JPH04127659 U JP H04127659U JP 3150991 U JP3150991 U JP 3150991U JP 3150991 U JP3150991 U JP 3150991U JP H04127659 U JPH04127659 U JP H04127659U
Authority
JP
Japan
Prior art keywords
heat dissipation
lead
cradle
dissipation fin
lead terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3150991U
Other languages
English (en)
Inventor
満 細木
Original Assignee
シヤープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シヤープ株式会社 filed Critical シヤープ株式会社
Priority to JP3150991U priority Critical patent/JPH04127659U/ja
Publication of JPH04127659U publication Critical patent/JPH04127659U/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体装置の小型化および多機能化を実現す
る。 【構成】 第一クレドル2と第二クレドル6とを連結片
20で連結し、放熱フイン1とリード端子3,4とを分
離した形でリードフレームを一枚の枠体とする。 【効果】 従来必要であつた放熱フイン連結用のリード
端子を廃止でき、リード端子の間隔を狭くできる。ま
た、リード端子の間隔を従来より広くすることなく付加
機能端子を増設できる。

Description

【考案の詳細な説明】
【0001】
【産業上の利用分野】
本考案は、露出した放熱フインが内部半導体素子の特性、機能を取り出す端子 の役割をする面実装型半導体装置及びこれに利用されるリードフレームに関する 。
【0002】
【従来の技術】
図5に従来の面実装型半導装置に利用されるリードフレームを示す。従来のリ ードフレームは、図5の如く、放熱フイン1が第一クレドル2に、三本のリード 端子3,4,5が第二クレドル6に夫々片持ち支持されており、放熱フイン1と 中央リード端子5を連結することで一枚の枠体とされている。なお、図中、7は リード端子3,4,5を連結するタイバーである。
【0003】 そして、従来の面実装型の半導体装置は、放熱フイン1の搭載部1aに半導体 素子10を搭載し、半導体素子10とリード端子3,4および放熱フイン1の搭 載部1aに金線等のボンデイングワイヤ11でワイヤーボンドし、それを樹脂封 止し、タイバーカツト、リードカツト、リードフオーミング等を行い図6のよう な半導体装置を得ている。なお、図6は従来の面実装型半導体素子10の斜視図 であり、この図から明らかなように外部との接続を不要とする中央リード端子5 は、樹脂封止後カツトされる。
【0004】
【考案が解決しようとする課題】
最近、半導体装置の小型化及び多機能化が進む中、半導体装置は小さく、機能 は多くしたいという要求がある。機能を増すことは、リード端子の本数を増すこ とにつながり、同じ大きさの半導体装置でリード端子の本数を多くするには、リ ード端子の間隔を狭める以外にない。しかしながら、従来のリードフレームでは 、半導体素子10の実装、リードフレーム製作上の点からリード端子の間隔を狭 めるには限界がある。
【0005】 すなわち、図5に示すリードフレームでは、放熱フイン1と中央リード端子5 とを連結させることで一枚の枠体としているため、外部との接続を不要とするリ ード端子5を外部との接続を要するリード端子3,4の間に配置しなくてはなら ない。このため、リード端子の間隔は狭くなつており、半導体装置の小型化およ び多機能化に対応するのにさらにこれ以上狭めるには自ずと限界がある。
【0006】 本考案は、上記に鑑み、小型化および多機能化に対処し得るリードフレームお よびこれを利用した半導体装置の提供を目的とする。
【0007】
【課題を解決するための手段】
本考案請求項1による課題解決手段は、図1の如く、半導体素子10が搭載さ れる放熱フイン1と、該放熱フイン1に搭載された半導体素子10とボンデイン グワイヤ11を介して接続される複数のリード端子3,4と、前記放熱フイン1 を片持ち支持する第一クレドル2と、前記リード端子3,4を片持ち支持する第 二クレドル6とを備え、前記放熱フイン1とリード端子3,4とを分離させた形 で第一クレドル2と第二クレドル6とが連結片20により連結されたものである 。
【0008】 また、請求項2による課題解決手段は、図2の如く、請求項1記載の放熱フイ ン1の搭載部1aに半導体素子10が搭載され、該半導体素子10がボンデイン グワイヤ11を介して請求項1記載のリード端子3,4に接続され、前記放熱フ イン1の放熱部1bおよびリード端子3,4の一部が露出するよう樹脂封止され たものである。
【0009】
【作用】
上記請求項1,2による課題解決手段において、連結片20により第一クレド ル2と第二クレドル6とを連結することで、リードフレームを放熱フイン1とリ ード端子3,4とを分離させた形で一枚の枠体とすることができるから、従来の ようにリード端子3,4の間に放熱フイン1と連結するためのリード端子5(図 5参照)を設ける必要がなくなる。したがつて、リード端子3,4の間隔を狭く することができ、その結果半導体装置は小型化する。
【0010】 また、従来必要であつた放熱フイン連結用のリード端子5を廃止できることに より、図3の如く、リード端子の間隔と従来より広くすることなくリード端子3 ,4の間に付加機能端子30を設けることができるから、図4のように、半導体 装置の大きさを従来より大きくすることなく多機能化が実現できる。
【0011】
【実施例】
以下、本考案の一実施例を図1,2に基づいて説明する。図1は本考案の一実 施例に係るリードフレームの平面図、図2は図1のリードフレームを利用した半 導体装置の斜視図である。なお、図4,5に示した従来技術と同一機能部品につ いては同一符号を付している。
【0012】 図1の如く、本実施例の面実装型半導体装置に利用されるリードフレームは、 半導体素子10が搭載される放熱フイン1と、該放熱フイン1に搭載された半導 体素子10と金線等のボンデイングワイヤ11を介して接続される二本のリード 端子3,4と、前記放熱フイン1を片持ち支持する第一クレドル2と、前記リー ド端子3,4片持ち支持する第二クレドル6と、前記リード端子3,4を連結す るタイバー7とを備え、前記放熱フイン1とリード端子3,4とを分離させた形 で第一クレドル2と第二クレドル6とが連結片20により連結されて一枚の枠体 とされている。なお、連結片20は、リードフレームの強度を考慮して各放熱フ イン1およびリード端子3,4の両側に配置されている。
【0013】 次に、上記リードフレームを利用した製造方法について詳述する。
【0014】 まず、放熱フイン1の搭載部1aに半導体素子10を搭載し、半導体素子10 とリード端子3,4および放熱フイン1の搭載部1aとの間にボンデイングワイ ヤ11を打ちワイヤボンドする。
【0015】 そして、連結片20を回避して放熱フイン1の放熱部1bおよびリード端子3 ,4の一部が露出するよう樹脂封止する(図2参照)。
【0016】 しかる後、タイバー11をカツトし、さらに放熱フイン1およびリード端子3 ,4を各クレドル1,6から切り離し、リードフオーミング等を行うことにより 、図2に示す面実装型半導体装置を得る。
【0017】 ここで、連結片20により第一クレドル2と第二クレドル6とを連結すること で、リードフレームを放熱フイン1とリード端子3,4とを分離させた形で一枚 の枠体としているから、従来のようにリード端子3,4の間に放熱フイン1と連 結するためのリード端子5(図5参照)を設ける必要がなくなる。したがつて、 リード端子3,4の間隔を狭くすることができ、その結果半導体装置は小型化す る。
【0018】 また、従来必要であつた放熱フイン連結用のリード端子5を廃止できることに より、図3の如く、リード端子の間隔と従来より広くすることなくリード端子3 ,4の間に付加機能端子30を設けることができるから、図4のように、半導体 装置の大きさを従来より大きくすることなく多機能化が実現できる。
【0019】 なお、本考案は、上記実施例に限定されるものではなく、本考案の範囲内で上 記実施例に多くの修正および変更を加え得ることは勿論である。
【0020】 上記実施例において、リードフレームの強度が十分確保できるのであれば、連 結片20を一つおき、または二つおきあるいは両端のみに設けるだけでもよい。
【0021】
【考案の効果】
以上の説明から明らかな通り、本考案請求項1,2によると、放熱フインとリ ード端子とを分離させた形でリードフレームを一枚の枠体とすることができるか ら、従来のような放熱フインを連結用のリード端子を廃止してリード端子のみ本 数を少なくすることができる。このためリード端子の間隔はその分だけ狭くする ことができ、半導体装置の小型化につながる。
【0022】 また、放熱フイン連結用のリード端子を廃止することで、リード端子の間隔を 従来のものよりも広くすることなく付加機能端子を増設することができるから、 半導体装置の大きさを従来よりも大きくすることなく半導体装置の多機能化が実 現する。
【図面の簡単な説明】
【図1】図1は本考案の一実施例に係るリードフレーム
の平面図である。
【図2】図2は図1のリードフレームを利用した半導体
装置の斜視図である。
【図3】図3は本考案において付加機能端子が増設され
たリードフレームの平面図である。
【図4】図4は図3のリードフレームを利用した半導体
装置の斜視図である。
【図5】図5は従来の面実装型半導体装置に利用される
リードフレームの平面図である。
【図6】図6は図5のリードフレームを利用した半導体
装置の斜視図である。
【符号の説明】
1 放熱フイン 1a 搭載部 1b 放熱部 2 第一クレドル 3,4 リード端子 6 第二クレドル 10 半導体素子 11 ボンデイングワイヤ 20 連結片

Claims (2)

    【実用新案登録請求の範囲】
  1. 【請求項1】 半導体素子が搭載される放熱フインと、
    該放熱フインに搭載された半導体素子とボンデイングワ
    イヤを介して接続される複数のリード端子と、前記放熱
    フインを片持ち支持する第一クレドルと、前記リード端
    子を片持ち支持する第二クレドルとを備え、前記放熱フ
    インとリード端子とを分離させた形で第一クレドルと第
    二クレドルとが連結片により連結されたことを特徴とす
    るリードフレーム。
  2. 【請求項2】 請求項1記載の放熱フインの搭載部に半
    導体素子が搭載され、該半導体素子がボンデイングワイ
    ヤを介して請求項1記載のリード端子に接続され、前記
    放熱フインの放熱部およびリード端子の一部が露出する
    よう樹脂封止されたことを特徴とする半導体装置。
JP3150991U 1991-05-09 1991-05-09 リードフレーム及びこれを利用した半導体装置 Pending JPH04127659U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3150991U JPH04127659U (ja) 1991-05-09 1991-05-09 リードフレーム及びこれを利用した半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3150991U JPH04127659U (ja) 1991-05-09 1991-05-09 リードフレーム及びこれを利用した半導体装置

Publications (1)

Publication Number Publication Date
JPH04127659U true JPH04127659U (ja) 1992-11-20

Family

ID=31914746

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3150991U Pending JPH04127659U (ja) 1991-05-09 1991-05-09 リードフレーム及びこれを利用した半導体装置

Country Status (1)

Country Link
JP (1) JPH04127659U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182230A (ja) * 2008-01-31 2009-08-13 Nippon Inter Electronics Corp 樹脂封止型半導体装置及びその製造方法
JP2009272578A (ja) * 2008-05-12 2009-11-19 Nippon Inter Electronics Corp 樹脂封止型半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182230A (ja) * 2008-01-31 2009-08-13 Nippon Inter Electronics Corp 樹脂封止型半導体装置及びその製造方法
JP2009272578A (ja) * 2008-05-12 2009-11-19 Nippon Inter Electronics Corp 樹脂封止型半導体装置の製造方法

Similar Documents

Publication Publication Date Title
JP3383398B2 (ja) 半導体パッケージ
JP2000068444A (ja) 半導体装置
JPH06151685A (ja) Mcp半導体装置
JP2941523B2 (ja) 半導体装置
JPH06151641A (ja) 半導体装置
JPH04127659U (ja) リードフレーム及びこれを利用した半導体装置
JPS6028256A (ja) 半導体装置
US8410597B2 (en) Three dimensional semiconductor device
KR100788341B1 (ko) 칩 적층형 반도체 패키지
JP3124381B2 (ja) 半導体装置及び実装構造体
JPS61258458A (ja) 樹脂封止ic
JP2954108B2 (ja) 半導体装置およびその製造方法
JPH0974158A (ja) 高電力混成集積回路用パッケージ
JP2006066551A5 (ja)
JPH1012811A (ja) 半導体集積回路装置及びその製造方法
JP2795687B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP2562773Y2 (ja) 半導体集積回路素子
JPH1041455A (ja) 半導体装置及びモジュール構造体並びにその製造方法
JPH0462942A (ja) 半導体装置
JPS5828359Y2 (ja) 半導体集積回路装置
JPS635250Y2 (ja)
JPH0637234A (ja) 半導体装置
JPS63160262A (ja) リ−ドフレ−ムおよびそれを用いた半導体装置
JPH03102862A (ja) 半導体装置
JPS59198744A (ja) 樹脂封止型半導体装置