JPH04124849A - Ｒａｍ性能測定回路 - Google Patents
Ｒａｍ性能測定回路Info
- Publication number
- JPH04124849A JPH04124849A JP2245539A JP24553990A JPH04124849A JP H04124849 A JPH04124849 A JP H04124849A JP 2245539 A JP2245539 A JP 2245539A JP 24553990 A JP24553990 A JP 24553990A JP H04124849 A JPH04124849 A JP H04124849A
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- Japan
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- ram
- signal
- controller
- circuit
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- 238000005259 measurement Methods 0.000 claims description 9
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＲＡＭ性能測定回路に関し、特にＬＳＩ内ま
たはパッケージ内のＲＡＭの性能を測定するＲＡＭ性能
測定回路に関する。
たはパッケージ内のＲＡＭの性能を測定するＲＡＭ性能
測定回路に関する。
［従来の技術］
従来、この種のＲＡＭ性能測定回路は、膨大かつ複雑な
テストパターンにより、ＲＡＭの入力データを制御し、
ＲＡＭのライトパルスにより性能測定していた。
テストパターンにより、ＲＡＭの入力データを制御し、
ＲＡＭのライトパルスにより性能測定していた。
［発明が解決しようとする課題］
上述した従来のＲＡＭ性能測定回路は、膨大かつ複雑な
テストパターンを必要とするという欠点がある。
テストパターンを必要とするという欠点がある。
［課題を解決するための手段］
本発明のＲＡＭ性能測定回路は、ＲＡＭに入力されるデ
ータ信号を制御する制御回路と、前記制御回路の制御入
力信号を外部から入力する手段とを具備すること特徴と
する。
ータ信号を制御する制御回路と、前記制御回路の制御入
力信号を外部から入力する手段とを具備すること特徴と
する。
本発明のＲＡＭ性能測定回路は、ＲＡＭに入力されるデ
ータ信号を制御する制御回路と、通常動作クロックより
高速に動作するトグル信号を発生して前記制御回路の制
御入力信号とするトグルデータ発生フリップフロップ回
路とを具備すること特徴とする。
ータ信号を制御する制御回路と、通常動作クロックより
高速に動作するトグル信号を発生して前記制御回路の制
御入力信号とするトグルデータ発生フリップフロップ回
路とを具備すること特徴とする。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。第１図のＲ
ＡＭ性能測定回路は、ＬＳＩ中のフリップフロップ回路
群１と、フリ・ンプフロツプ回路群２と、ＲＡＭ入力デ
ータ制御用外部入力端子４と、前記フリップフロップ回
路群１．外部入力端子の書き込みデータ信号１０１，１
０２．ＲＡＭ入力データ制御信号１０３を入力とするＲ
ＡＭ入力データ制御回路３と、ＲＡＭ入力データ制御回
路出力信号１０４を入力とするＲＡＭ５と、このＲＡＭ
５のライトイネーブルとなるＲＡＭライトイネーブル用
外部入力端子６と、ＲＡＭ５のＲＡＭ出力データ信号１
０６を外部に出力するためのＲＡＭ出力データ用外部出
力端子群７とを具備する。
ＡＭ性能測定回路は、ＬＳＩ中のフリップフロップ回路
群１と、フリ・ンプフロツプ回路群２と、ＲＡＭ入力デ
ータ制御用外部入力端子４と、前記フリップフロップ回
路群１．外部入力端子の書き込みデータ信号１０１，１
０２．ＲＡＭ入力データ制御信号１０３を入力とするＲ
ＡＭ入力データ制御回路３と、ＲＡＭ入力データ制御回
路出力信号１０４を入力とするＲＡＭ５と、このＲＡＭ
５のライトイネーブルとなるＲＡＭライトイネーブル用
外部入力端子６と、ＲＡＭ５のＲＡＭ出力データ信号１
０６を外部に出力するためのＲＡＭ出力データ用外部出
力端子群７とを具備する。
次にこの実施例の動作内容について説明する。
フリップフロップ回路群１とフリ・ンプフロ・ノブ回路
群２にスキャンバスを利用してオール１．オールＯをセ
ットする。次にＲＡＭ入力データ制御用外部入力端子４
にパルス信号を与えることにより、ＲＡＭ入力データ制
御回路３が周期的にオール１．オールＯデータ信号を出
力する。次にＲＡＭライトイネーブル用外部入力端子６
の値を固定することによりＲＡＭ５を書き込み、読みた
し状態にし、ＲＡＭ５にオール１．オール０データ信号
を周期的に与え続ける。前記状態のままＲＡＭ入力デー
タ制御用外部入力端子４に与えているパルス信号の波形
を段階的に狭めていくと、いずれＲＡＭ５の出力データ
信号の値に不正が起こる。
群２にスキャンバスを利用してオール１．オールＯをセ
ットする。次にＲＡＭ入力データ制御用外部入力端子４
にパルス信号を与えることにより、ＲＡＭ入力データ制
御回路３が周期的にオール１．オールＯデータ信号を出
力する。次にＲＡＭライトイネーブル用外部入力端子６
の値を固定することによりＲＡＭ５を書き込み、読みた
し状態にし、ＲＡＭ５にオール１．オール０データ信号
を周期的に与え続ける。前記状態のままＲＡＭ入力デー
タ制御用外部入力端子４に与えているパルス信号の波形
を段階的に狭めていくと、いずれＲＡＭ５の出力データ
信号の値に不正が起こる。
前記不正の起こったパルス信号を波形スピードが、ＲＡ
Ｍ５の性能の限界であることが測定できる。
Ｍ５の性能の限界であることが測定できる。
第２図は本発明の他の実施例の構成図である。
第２図のＲＡＭ性能測定回路は、ＬＳＩ中のフリップフ
ロップ回路群１と、フリップフロップ回路群２と、トグ
ルデータ発生フリップフロップ回路８と、前記フリップ
フロップ回路群、トグルデータ発生フリップフロップ回
路の書き込みデータ信号１０１，１０２．ＲＡＭ入力デ
ータ制御信号１０３を入力とするＲＡＭ入力データ制御
回路３と、この回路のＲＡＭ入力データ制御回路出力信
号１０４を入力とするＲＡＭ５と、このＲＡＭ５のライ
トイネーブルとなるＲＡＭライトイネーブル用外部入力
端子６と、ＲＡＭ５のＲＡＭ出力データ信号１０６を外
部に出力するためのＲＡＭ出力データ用外部出力端子群
７とを具備する。
ロップ回路群１と、フリップフロップ回路群２と、トグ
ルデータ発生フリップフロップ回路８と、前記フリップ
フロップ回路群、トグルデータ発生フリップフロップ回
路の書き込みデータ信号１０１，１０２．ＲＡＭ入力デ
ータ制御信号１０３を入力とするＲＡＭ入力データ制御
回路３と、この回路のＲＡＭ入力データ制御回路出力信
号１０４を入力とするＲＡＭ５と、このＲＡＭ５のライ
トイネーブルとなるＲＡＭライトイネーブル用外部入力
端子６と、ＲＡＭ５のＲＡＭ出力データ信号１０６を外
部に出力するためのＲＡＭ出力データ用外部出力端子群
７とを具備する。
次にこの実施例の動作内容について説明する。
フリップフロップ回路群１とフリップフロップ回路群２
にスキャンバスを利用してオール１．オールＯをセット
する。次にトグルデータ発生フリップフロップ回路８に
通常動作クロ・ツクより高速なりロックを発生させる。
にスキャンバスを利用してオール１．オールＯをセット
する。次にトグルデータ発生フリップフロップ回路８に
通常動作クロ・ツクより高速なりロックを発生させる。
このトグルデータ発生フリップフロップ回路８のトグル
信号により、ＲＡＭ入力データ制御回路３が周期的にオ
ール１．オールＯデータ信号を出力する。次にＲＡＭラ
イトイネーブル用外部入力端子６の値を固定することに
よりＲＡＭ５を書き込み、読みだし状態にし、ＲＡＭ５
にオール１．オールＯデータ信号を周期的に与え続ける
。前記状態でＲＡＭ５の出力データ信号の値に不正が起
こらなければ、ＲＡＭ５の性能がＬＳＩ上まったく問題
ないことを証明できる。
信号により、ＲＡＭ入力データ制御回路３が周期的にオ
ール１．オールＯデータ信号を出力する。次にＲＡＭラ
イトイネーブル用外部入力端子６の値を固定することに
よりＲＡＭ５を書き込み、読みだし状態にし、ＲＡＭ５
にオール１．オールＯデータ信号を周期的に与え続ける
。前記状態でＲＡＭ５の出力データ信号の値に不正が起
こらなければ、ＲＡＭ５の性能がＬＳＩ上まったく問題
ないことを証明できる。
［発明の効果］
以上説明したように本発明は、外部から与えるパルス幅
を段階的に狭めてゆくことにより、ＲＡＭの性能を容易
に測定できる効果を奏する。
を段階的に狭めてゆくことにより、ＲＡＭの性能を容易
に測定できる効果を奏する。
また、本発明は、通常動作クロ・ツクよりも高速なデー
タの変化にＲＡＭの性能が対応できることを容易に測定
できると効果を奏する。
タの変化にＲＡＭの性能が対応できることを容易に測定
できると効果を奏する。
第１図は本発明の一実施例の構成図、第２図は本発明の
他の実施例の構成図である。 １・・・フリップフロップ回路群、２・・・フリップフ
ロップ回路群、３・・・ＲＡＭ入力データ制御回路、４
・・・ＲＡＭ入力データ制御用外部入力端子、５・・・
ＲＡＭ、６・・・ＲＡＭライトイネーブル用外部入力端
子、７・・・ＲＡＭ出力データ用外部出力端子群、８・
・・トグルデータ発生フリンプフロツプ回路、１０１・
・・書き込みデータ信号、１０２・・・書き込みデータ
信号、１０３・・・ＲＡＭ入力データ制御信号、１０４
・・・ＲＡＭ入力データ制御回路出力信号、１０５・・
・ＲＡＭライトパルス信号、１０６・・・ＲＡＭ出力デ
ータ信号。
他の実施例の構成図である。 １・・・フリップフロップ回路群、２・・・フリップフ
ロップ回路群、３・・・ＲＡＭ入力データ制御回路、４
・・・ＲＡＭ入力データ制御用外部入力端子、５・・・
ＲＡＭ、６・・・ＲＡＭライトイネーブル用外部入力端
子、７・・・ＲＡＭ出力データ用外部出力端子群、８・
・・トグルデータ発生フリンプフロツプ回路、１０１・
・・書き込みデータ信号、１０２・・・書き込みデータ
信号、１０３・・・ＲＡＭ入力データ制御信号、１０４
・・・ＲＡＭ入力データ制御回路出力信号、１０５・・
・ＲＡＭライトパルス信号、１０６・・・ＲＡＭ出力デ
ータ信号。
Claims (1)
- 【特許請求の範囲】 １、ＲＡＭに入力されるデータ信号を制御する制御回路
と、前記制御回路の制御入力信号を外部から入力する手
段とを具備すること特徴とするＲＡＭ性能測定回路。 ２、ＲＡＭに入力されるデータ信号を制御する制御回路
と、通常動作クロックより高速に動作するトグル信号を
発生して前記制御回路の制御入力信号とするトグルデー
タ発生フリップフロップ回路とを具備すること特徴とす
るＲＡＭ性能測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245539A JPH04124849A (ja) | 1990-09-14 | 1990-09-14 | Ｒａｍ性能測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245539A JPH04124849A (ja) | 1990-09-14 | 1990-09-14 | Ｒａｍ性能測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124849A true JPH04124849A (ja) | 1992-04-24 |
Family
ID=17135207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245539A Pending JPH04124849A (ja) | 1990-09-14 | 1990-09-14 | Ｒａｍ性能測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124849A (ja) |
-
1990
- 1990-09-14 JP JP2245539A patent/JPH04124849A/ja active Pending
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