JPH04122869A - 半導体集積回路のバーン・イン試験装置及び試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体集積回路のバーン・イン試験装置に関し。

試験装置の簡素化を目的とし。

被試験半導体集積回路を受容するソケットと。

該被試験半導体集積回路の作動のための信号パターンを
供給するパターン発生用集積回路を受容するソケットと
を備える試験ボードを高温槽内に配設するように構成す
る。

［産業上の利用分野］ 本発明は、半導体集積回路のバーン・イン試験装置及び
方法に関し、更に詳しくは、半導体集積回路のダイナミ
ックバーン・イン試験に使用されるバーン・イン試験装
置及び方法に関する。

半導体集積回路では、初期故障を無くす等、製品の信頼
性を保記するため、バーン・イン試験と呼ばれる信頼性
加速試験が行われる。半導体集積回路はこのバーン・イ
ン試験において、最低限所定の高い温度と電源電圧とか
ら成るストレスを加えられて、潜在的不良個所の顕在化
が加速され。

バーンφイン後における作動試験によって顕在化した不
良個所を有する製品か排除されるものである。

高い電源電圧の印加とは、設計作動電圧が５ｖの集積回
路では例えば６■電源を印加することを言い、また高い
温度とは、集積回路の内部回路を例えば１３０℃の温度
に維持することを重う。

バーン・イン試験には、不良個所の顕在化を加速するた
めの電気回路として、所定の高い電源電圧を印加した上
で、集積回路の全ての入力部を一定電圧（例えば零電位
或いは一２Ｖ）に維持するのみのスタティックバーン・
イン試験と、集積回路の全ての入力部に対してこの集積
回路の作動のための信号パターンを印加するダイナミッ
クバーン・イン試験とがある。通常１例えばノくイポー
ラトランジスタから成る集積回路の場合には、スタティ
ックバーン・インで各トランジスタが導通状態を維持す
るため２不良個所の顕在化を加速するのにはスタティッ
クバーン・イン試験のみで十分であるが、　　Ｃ−ＭＯ
Ｓ　、　Ｂｌ−ＣＭＯ９等から成る集積回路の場合には
、スタティックバーン・インでは各トランジスタが導通
状態とはならないため、ダイナミックバーン・イン試験
を行って内部のトランジスタを充分に作動させ、潜在的
不良個所の顕在化を加速する必要がある。

［従来技術］ 従来のスタティックバーン・イン試験について装置の原
理図を示した第３図を参照して説明する。同図において
ｃ１〜Ｃ４は被試験半導体集積回路、ｓｌ〜ｓ４は被試
験半導体集積回路を受容するソケットである。各ソケッ
トｓ１〜ｓ４は。

バーン・イン試験用の試験ボードｂ１〜ｂ３に。

例えば半田付等によって固定されて高温槽ａ内に配設さ
れており、試験ボードｂ１〜ｂ３の表面において所定の
試験配線ｐ１が行われる。この試験配線は、高温槽ａと
外部とを連絡する試験ボード用コネクタｆを介して高温
槽ａの外部に接続され、試験用電源ｇに接続されている
。高温槽ａは温度調節器（ヒータ及びクーラ）ｄ及びそ
の電源ｅによフて１００℃〜１３０℃範囲にある所定の
温度に維持される。

第４図は従来のダイナミックバーン・イン試験装置の原
理図である。第３図との違いは、パターン発生回路りが
高温槽ａ外に設けられている点である。パターン発生回
路りは、パターン発生部ｈ１及びパターン発生部の信号
を受けてこれを電流増幅して出力する多数のドライバｍ
を含む出力部ｈ２とから成り、パターン発生部ｈ１の出
力である信号パターンがドライバｍを介して試験装置に
供給される。この信号パターンが試験ボード用コネクタ
ｆ及び多芯の信号配線ｑ１〜ｑ４を介して個々の被試験
半導体集積回路０１〜Ｃ４を受容するソケット６１〜Ｓ
４に対して夫々の入力ビンに１〜に４から供給されてい
る。信号配線ｑ１〜ｑ４及び入力ビンに１〜に４は、集
積回路の種類、集積数等によって芯数及びビン数が異な
り。

例えば２〜１００程度の間にある。

第５図は第４図のダイナミックバーン・イン試験に使用
されているパターン発生回路の一例を示すブロック図で
ある。同図において、パターン発生回路りはパターン発
生部ｈ１と出力部ｈ２とから成り、コントローラ１１は
このパターン発生部ｈ１の作動を全体として制御し、タ
イミング発生回路１２は、各ソケットの入力ビンに１〜
に３の各内部ビン毎の信号発生タイミング及び信号周期
を規定する。パターンメモリ１３は、各内部ピン毎につ
いての信号を一連の信号パターンとして記憶しており、
フォーマット制御部１４は、この信号パターンと前記タ
イミング発生回路の信号発生タイミング及び信号周期を
規定する信号との双方を受けて、出力信号の波形の様式
を例えばＮＲＺ　（ノンリターンゼロ）又はＲＺ（リタ
ーンゼロ）として規定すると共に、各ピンに１〜に４の
一つづつに内部ピン毎の一連の信号としてドライバｍに
出力する。コントローラ１１．タイミング発生回路１２
、パターンメモリ１３及びフォーマット制御部１４でパ
ターン発生部ｈ１を構成している。ドライバｍは全体と
してパターン発生回路の出力部ｈ２を構成し、夫々フォ
ーマット制御部１４の出力信号を受けてこれを電流増幅
し、試験ボード用コネクタｆ、信号ケーブルｑ１〜ｑ４
及び入力ピンに１〜に４を介して高温槽ａ内に配設され
た各被試験半導体集積回路０１〜Ｃ４の各入力端子毎に
夫々出力信号を供給する。パターン発生回路りの出力信
号は、単にクロック信号を被試験半導体集積回路ｃ１〜
Ｃ４の一つの入力部に印加すれば足りるものから、集積
回路内の個々の素子に駆動信号として特定の信号パター
ンを与えなければならないものまで、夫々の集積回路に
ついて異なる信号となっている。

［発明が解決しようとするｙＡ題］ 従来のバーン・イン試験装置及び試験方法では、スタテ
ィックバーン・インとダイナミックバーン・インとの区
別のみならず、ダイナミックバーン・イン試験にあって
は、各半導体集積回路毎にパターン発生回路の回路構成
をその都度選択し、或いはタイミング発生回路やパター
ンメモリを交換する等の繁雑な回路選択を要し、その準
備が極めて複雑であるという問題があった。

また、フォーマット制御部１４の出力を受ける各ドライ
バｍの出力信号は、被試験半導体集積回路の個数と各被
試験半導体集積回路に必要な入力端子数との積だけの信
号数が必要であり、そのため試験ボード用コネクタｆの
ピン数が極めて多くなるという問題もあった。

本発明は上記従来のバーン・イン試験の問題点に鑑み、
できるだけ簡素な試験回路構成によって多くの種類の半
導体集積回路に適合するバーン・イン試験を行うことが
でき、またバーン・イン試験装置の試験ボード用コネク
タのビン数を低減可能なバーン・イン試験装置及び試験
方法を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理図である。図においてａは高温槽
、ｂ１〜ｂ３は試験ボード、ｃ１〜ｃ３は被試験半導体
集積回路、ｈは信号パターンを供給するパターン発生用
集積回路、ｓ１〜ｓ４は集積回路を受容するソケットで
ある。

前記目的を達成するため２本発明のバーン・イン試験装
置では、被試験半導体集積回路Ｃ１〜ｃ３を受容するソ
ケット８１〜ｓ３と、パターン発生用集積回路りを受容
するソケットｓ４とを備える試験ボードｂ１〜ｂ３を高
温槽ａ内に配設するように構成する。また９本発明の試
験ボードでは、被試験半導体集積回路Ｃ１〜Ｃ３を受容
するソケットｓ１〜ｓ３と、該被試験半導体集積回路の
作動のための信号パターンを供給するパターン発生用集
積回路りを受容するソケット６４と、前記信号パターン
を供給する信号配線とを有するように構成する。

パターン発生用集積回路りは、好ましくは、被試験半導
体集積回路０１〜Ｃ３と同じ形式のパッケージに収納し
、これにより、バーン・イン試験にあたってパターン発
生用集積回路を被試験半導体集積回路に使われるソケッ
ト５１〜Ｓ３と基本的に同様な形式（但し対応する信号
配線接続ピンを備える）のソケットＳ４に収容できる。

被試験半導体集積回路とパターン発生用集積回路とを同
じプロセス条件で（特に同じ装置を用いて）製作すれば
、一定の信頼性を備えるパターン発生回路を作ることが
できると共に設計作業を簡略化できる。

［作用］ パターン発生回路を一つの集積回路として製作し、高温
槽内の被試験半導体９１積回路と同じ試験ボードに備え
ることで、試験回路が簡素化できる。また、パターン発
生回路の個々の回路素子について全体として作動電圧、
温度特性を統一できるため、試験電源が単一化できると
共に、高温槽内の温度条件において一定の性能を発揮す
ることが予測でき、高温度に起因するトラブルを予測し
てこれを回避することができる。更に試験ボード用コネ
クタのビン数を大幅に低減することもできる。

ｒ実施例コ 本発明のバーン・イン試験装置及び試験方法について更
に説明する。

第１図の本発明の原理図に示したように１本発明のバー
ン・イン試験装置及び試験方法では。

高温槽ａ外に設けられているのは、被試験半導体集積回
路に印加する試験用電源ｇ並びに温度調節器ｄ及びその
電源ｅのみてあり、この高温槽ａ外部の構成は、第３図
に示した従来のスタティックバーン・イン試験装置と全
く同じである。温度調節器ｄは従来と同様に高温槽ａ内
の温度を１００℃〜１３０℃の範囲の所定の設定温度に
維持する。例えば被試験半導体集積回路が、Ｃ−ＭＯＳ
トランジスタの場合には通常１２０℃の温度が、バイポ
ーラトランジスタの場合には通常１００℃の温度が。

夫々設定される。

各集積回路を受容するソケット５１〜Ｓ４は。

従来と同様４個毎に一枚の試験ボード上に固定されてい
る。ソケットの個数は試験ボードの大きさ並びにパター
ン発生回路の信号数及び被試験半導体集積回路に必要な
入力数等により適宜選定される。また、試験ボードｂ１
〜ｂ３は被試験半導体集積回路の個数に応じて必要なだ
け高温槽ａ内に収納される。本実施例では、従来のバー
ン・イン試験において、被試験半導体集積回路Ｃ】〜Ｃ
４を収容していたソケット５１〜ｓ４の内第四のソケッ
トＳ４がパターン発生用集積回路りを収容している。

本実施例で使用されるバーン・イン試験装置の各ソケッ
トｓ１〜ｓ４は、デイツプタイプと呼ばれるものを一例
として第２図に示したように。

各集積回路のり−ドｕ１〜ｕｎに対して配置。

個数及び形状が適合するチューリップ型の多数のソケッ
トコンタクトｔ１〜ｔｎを備えている。パターン発生用
集積回路りと被試験半導体集積回路ｃ１〜ｃ３とは、製
作時において同じパッケージの中に収納されており、従
って双方のり−ドの形状及び本数も同じである。このリ
ードの形状及び本数は標準パッケージとして標準化され
ており。

従って各ソケット６１〜６４のソケットコンタクトｔ１
〜ｔｎも標準化がなされている。

各集積回路のリードｕ１〜ｕｎの内試験時の信号パター
ン印加において使用されないリードは。

単にソケットコンタクトとの固定のために使用される。

被試験半導体集積回路とパターン発生用集積回路の双方
のリードの形状及び本数を同じとした結果、従来１ｗ！
、四の被試験半導体集積回路ｃ４が収容されていた一つ
のソケットｓ４をパターン発生用集積回路りのソケット
として使用するのみで足りることとなった。

ソケット６１〜ｓ４の下方に延びている直立ピンｘ１〜
ｘｎは、ソケット上部のソケットコンタクトｔ１〜ｔｎ
と一体に製作され、試験ボードｂ１〜ｂ３を下側に貫通
している。パターン発生用集積回路りと被試験半導体集
積回路ｃ１〜ｃ３とを連絡するためのソケット間の信号
配線ｑ１〜ｑ４は、試験ボードｂ１〜ｂ３の下部におい
て行われる。パターン発生用集積回路りを収容するソケ
ットｓ４の直立ピンｘ１〜ｘｎは部分的に集合して第１
図の信号パターン出力ピン１１〜１３として、被試験半
導体集積回路を収容する各ソケットｓｌ〜ｓ３の直立ピ
ンは夫々集合して第１図の信号パターン入力ビンに１〜
に３として構成される。

第１図と第４図とを比較すると、試験ボード用コネクタ
ｆにおける配線の本数が大幅に低減しており、更に第１
図と第３図とを比較すると試験ボード用コネクタｆの配
線本数が同じであることが理解できる。

試験ボード用コネクタｆは、従来被試験半導体集積回路
に与える入力数に応じて、スタティックバーン・イン試
験の場合の２本のみから、ダイナミックバーン・イン試
験で全ての入力回路に信号パターンの人力が必要なとき
１例えば被試験半導体集積回路−つに対して１００端子
近く必要な場合の数百端子まで様々であり、この様々な
場合に対処するために各半導体集積回路毎の試験の準備
時間が長くなるという問題があった。しかし９本発明に
おける試験ボード用コネクタｆのビン数は。

従来のスタティックバーン・インの場合と同じ二端子で
足りるので、コネクタのビン数の大幅な低減ができる。

また従来試験ボード用コネクタｆの配線を高温槽ａの内
外において行う必要があったが、殆どの試験配線は試験
ボードｂ１〜ｂ３上で行うことができ、設備の整った場
所で試験ボードの配線を行った後高湯槽ａ内に搬入すれ
ば足りることとなったので、試験の準備作業の労力が大
幅に軽減できる。

パターン発生回路りは、夫々の被試験半導体集積回路に
合わせて必要なパターンを発生させる必要があり９例え
ば、被試験半導体集積回路の種類によっては、単に正弦
波を発生させるリング発振器とすることも、或いは乱数
発生器によってランダムにパルスを発生させ、更には第
５図において示したコントローラ、パターンメモリ及び
タイミング発生回路等を宵するものとすることもできる
。パターン発生回路りは、被試験半導体集積回路と同じ
パッケージに収納され、同じ工程を経て作られるため、
設計段階で手配できるというメリットがある。

なお、上記実施例では　パターン発生回路りは個々の被
試験半導体集積回路についての専用回路として構成する
例を示したが、勿論本発明のバーン・イン試験装置及び
方法で採用されるパターン発生回路は、これに限定され
るものではなく、簡単な信号パターンの場合には、汎用
のパターン発生用集積回路として構成できることは言う
までもない。

バーン・イン試験において、不良と判定される半導体集
積回路は例えば全体の５％以下であり。

二のバーン・イン試験においてパターン発生用集積回路
自体にもこのような比率で不良の出ることが予測でき、
この場合には再度バーン・イン試験をやり直す場合も起
り得るが、このような比率は前記の如く５％以下と小さ
く、大量生産される集積回路において、試験の信頼性に
ついて実用上問題を生ずることはない。

また、パターン発生用集積回路の定格作動電圧を、被試
験半導体集積回路の定格作動電圧より高くシ１例えばバ
ーン・イン試験で印加される高電圧と同じとすることで
、パターン発生回路の不良発生率を低下させて試験の信
頼性を上げることもできる。

［発明の効果コ 以上説明したように１本発明のバーン・イン試験装置及
び試験方法によると、簡素な回路構成によるバーン・イ
ン試験が可能となる。また２本発明の試験ボードによる
と、試験ボード用コネクタのビン数を大幅に低減するこ
とができる。更に本発明で使用されるパターン発生用集
積回路の個々の回路素子について全体として作動電圧、
温度特性を統一することができ、バーン・イン試験にお
ける高電圧及び高温度に起因するパターン発生回路のト
ラブルを回避することが容易となり。

バーン・イン試験装置の信頼性を確保できる。

【図面の簡単な説明】

第１図は本発明のバーン・イン試験装置及び試験方法に
おける機器構成を示すための本発明の原理図。 第２図は試験ボードのソケットの一例を示す斜視図。 第３図は従来のスタティックバーン・イン装置の原理図
。 第４図は従来のダイナミックバーン・イン装置の原理図
。 第５図は本発明及び従来のパターン発生回路の一例を示
すブロック図。 である。 第１図において、ａは高温槽、ｂ１〜ｂ３は試験用ボー
ド、ｃ１〜ｃ３は被試験半導体集積回路、ｈはパターン
発生用集積回路、ｓｌ〜Ｓ４は集積回路を受容するソケ
ッ トである。

Claims (1)

1. 【特許請求の範囲】 １）半導体集積回路のバーン・イン試験装置において、
   被試験半導体集積回路（ｃ１〜ｃ３）を受容するソケッ
   ト（ｓ１〜ｓ３）と、該被試験半導体集積回路の作動の
   ための信号パターンを供給するパターン発生用集積回路
   （ｈ）を受容するソケット（ｓ４）とを備える試験ボー
   ド（ｂ１〜ｂ３）を高温槽（ａ）内に配設したことを特
   徴とする半導体集積回路のバーン・イン試験装置。 ２）前記パターン発生用集積回路（ｈ）が、被試験半導
   体集積回路（ｃ１〜ｃ３）と同じプロセス条件で製作さ
   れたものであることを特徴とする請求項１記載の半導体
   集積回路のバーン・イン試験装置。 ３）被試験半導体集積回路（ｃ１〜ｃ３）を受容するソ
   ケット（ｓ１〜ｓ３）と、該被試験半導体集積回路の作
   動のための信号パターンを供給するパターン発生用集積
   回路（ｈ）を受容するソケット（ｓ４）と、前記信号パ
   ターンを供給する信号配線とを有するダイナミックバー
   ン・イン試験のための試験ボード。 ４）半導体集積回路のバーン・イン試験方法において、
   被試験半導体集積回路（ｃ１〜ｃ３）の作動のための信
   号パターンを発生するパターン発生回路（ｈ）を集積回
   路として構成し、被試験半導体集積回路（ｃ１〜ｃ３）
   と、パターン発生回路（ｈ）とを高温槽内の試験ボード
   （ｂ１〜ｂ３）上に配設することを特徴とする半導体集
   積回路のバーン・イン試験方法。