JPH04116935A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置の製造方法、特に絶縁物基板上にシリコン単
結晶層を形成したＳ　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　
Ｉｎ５ｕｌａｔｏｒ）基板にバイポーラトランジスタを
製造する方法に関し、 デバイスサイズを大きくすることなくエミッタ領域とベ
ース領域とコレクタ領域の不純物濃度を独立に制御でき
る半導体装置の製造方法を提供することを目的とし、 絶縁物基板上の第１導電型のシリコン単結晶層上に絶縁
層を形成する第１の工程と、前記絶縁層上にベース窓を
開口した第１マスク層を形成する第２の工程と、前記第
１マスク層をマスクとして前記絶縁層を開口する第３の
工程と、前記第１マスク層をマスクとして前記シリコン
単結晶層に第２導電型の不純物をイオン注入し、前記ベ
ース窓下の前記シリコン単結晶層に第２導電型のベース
領域を形成する第４の工程と、前記絶縁層の開口を介し
て前記ベース領域にコンタクトする導電層を形成する第
５の工程と、前記導電層上に、前記ベース領域を含みコ
レクタ領域側に大きくエミッタ領域側に小さい所定の領
域をマスクする第２マスク層を形成する第６の工程と、
前記第２マスク層をマスクとして前記絶縁層及び前記導
電層をエツチングする第７の工程と、前記第２マスク層
をマスクとして前記シリコン単結晶層に第１導電型の不
純物をイオン注入し、前記コレクタ領域及び前記エミッ
タ領域に、それぞれ高濃度の第１導電型不純物領域を形
成する第８の工程とを有し、前記ベース領域に対する前
記第２マスク層の位置に応じて、前記コレクタ領域の実
効的な不純物濃度と、前記エミッタ領域と実効的な不純
物濃度を制御するように構成する。

Ｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）基板にバイポーラト
ランジスタを製造する方法に関する。

ＳＯＩ基板上に半導体素子を形成するＳｏｌ技術が、寄
生容量を減少させ高速動作可能な素子を実現することが
できる技術として注目されている。

一方、バイポーラトランジスタと０ＭＯ３ＦＥＴを複合
したＢ　１−ＣＭＯＳデバイスが、バイポーラトランジ
スタの特徴と０ＭＯ３ＦＥＴの特徴を兼ね備えたデバイ
スとして注目されている。したがって、種々の利点のあ
るＢ　１−ＣＭＯＳデバイスをＳｏｌ基板上に形成する
ことが強く要望されている。従来からＭＯＳＦＥＴをＳ
ｏｌ基板上に形成する技術については多くの実績もあり
技術が確立されている。しかしながら、バイポーラトラ
ンジスタをＳＯＩ基板上に形成する技術については今だ
確立されていない。

［産業上の利用分野］　　　　　　　　　　　　　　　
［従来の技術］本発明は半導体装置の製造方法、特に絶
縁物基　　　Ｂ　１−ＣＭＯＳデバイスをバルクの半導
体基板板上にシリコン単結晶層を形成したＳ　ＯＩ　（
Ｓｉｌｉｃ　　　に形成する場合には、素子特性の問題
から縦型）くイボーラトランジスタが採用されることが
多い。

しかしながら、ＳＯＩ基板上のシリコン単結晶層は約０
．１μｍと非常に薄いため、ＳＯＩ基板上には縦型バイ
ポーラトランジスタを製造することができず、横型パイ
ボーラトランジースタが採用されている。

横型バイポーラトランジスタをＳｏｌ基板上に製造する
には、シリコン単結晶層そのものをベース領域とし、こ
のベース領域をマスクして不純物をイオン注入し、ベー
ス領域の両側に同一不純物濃度のエミッタ領域及びコレ
クタ領域を形成するようにしている。

本来のバイポーラトランジスタとしては、動作時にベー
ス領域とエミッタ領域間及びベース領域とコレクタ領域
間に印加される電圧の相違から、エミッタ領域の方がコ
レクタ領域より不純物濃度が高くなることが望ましい。

［発明が解決しようとする課題］ しかしながら、従来の製造方法ではエミッタ領域とコレ
クタ領域が同一の不純物濃度であり、縦型バイポーラト
ランジスタに匹敞する特性の横型バイポーラトランジス
タを実現できないという問題があった。

エミッタ領域とコレクタ領域を別々のマスクによりイオ
ン注入すれば、互いに異なる最適な不純物濃度のエミッ
タ領域とコレクタ領域を形成することができるが、マス
ク合わせのなめにデバイスサイズが大きくなってしまう
という問題かあった。

本発明の目的は、デバイスサイズを大きくすることなく
エミッタ領域とベース領域とコレクタ領域の不純物濃度
を独立に制御できる半導体装置の製造方法を提供するこ
とにある。

［課題を解決するための手段］ 上記目的は、絶縁物基板上の第１導電型のシリコン単結
晶層上に絶縁層を形成する第１の工程と、前記絶縁層上
にベース窓を開口した第１マスク層を形成する第２の工
程と、前記第１マスク層をマスクとして前記絶縁層を開
口する第３の工程と、前記第１マスク層をマスクとして
前記シリコン単結晶層に第２導電型の不純物をイオン注
入し、前記ベース窓下の前記シリコン単結晶層に第２導
電型のベース領域を形成する第４の工程と、前記絶縁層
の開口を介して前記ベース領域にコンタクトする導電層
を形成する第５の工程と、前記導電層上に、前記ベース
領域を含みコレクタ領域側に大きくエミッタ領域側に小
さい所定の領域をマスクする第２マスク層を形成する第
６の工程と、前記第２マスク層をマスクとして前記絶縁
層及び前記導電層をエツチングする第７の工程と、前記
第２マスク層をマスクとして前記シリコン単結晶層に第
１導電型の不純物をイオン注入し、前記コレクタ領域及
び前記エミッタ領域に、それぞれ高濃度の第１導電型不
純物領域を形成する第８の工程とを有し、前記ベース領
域に対する前記第２マスク層の位置に応じて、前記コレ
クタ領域の実効的な不純物濃度と、前記エミγり領域と
実効的な不純物濃度を制御することを特徴とする半導体
装置の製造方法によって達成される。

［作用］ 本発明によれば、デバイスサイズを大きくすることなく
エミッタ領域とベース領域とコレクタ領域の不純物濃度
を独立に制御できる半導体装置を製造することができる
。

［実施例１ 本発明の一実施例による半導体装置の製造方法を第１図
を用いて説明する９本実施例では横型ｎｐｎバイポーラ
トランジスタの製造方法を例として説明する。

ウェーハ１０上にシリコン酸化Ｊ１１２を介して約３０
０ｎｍ厚のｎ型のシリコン単結晶層１４（不純物濃度＝
ＩＸ１０”ｃｍ−″）が形成され、ＳＯＩ基板が構成さ
れている。シリコン単結晶層１４をデバイスサイズに合
わせてパターニングした後、ＣＶＤ法により約２００　
ｎｍ厚のシリコン酸化Ｆ１１６を全面に形成する（第１
図（ａ））。

次に、約５００　ｎｍ厚のレジスト層１８を形成し、こ
のレジスト層１８に約１１００ｎ幅のベース窓１８ａを
形成する。このレジスト層１８をマスクとしてシリコン
酸化膜１６をエツチングする。

続いて、ベース窓１８ａからｎ型シリコン単結晶層１４
に、加速エネルギが約４０ｋｅＶ、ドーズ量が約１０　
”ｃ　ｍ−’の条件で硼素（Ｂ）をイオン注入する。シ
リコン単結晶層１４が薄いのでベース窓１８ａ下にシリ
コン単結晶層１４を下まで突抜けたＰ＋型ベース領域１
４Ｂが形成される（第１図（ｂ））、ベース領域１４Ｂ
の不純物濃度はこのイオン注入工程の条件により決定さ
れる。

次に、全面に多結晶シリコン層２０を堆積する。

多結晶シリコン層２０はベース窓を介してＰ′″型ベー
ス領域１４Ｂにコンタクトされる。続いて、加速エネル
ギが約２５ｋｅＶ、ドーズ量が約２×１０　”ｃ　ｍ−
’の条件で硼素（Ｂ）を多結晶シリコン層２０にイオン
注入する（第１図（Ｃ））。多結晶シリコン層２０の不
純物濃度を高くしてベース電極とのコンタクト抵抗を減
少させるなめである。

次に、全面にレジスト層２２を形成し、ベース領域１４
Ｂを含みエミッタ領域側に約０．１μｍ、コレクタ領域
側に約０．３μｍとった非対称の所定の領域が残るよう
にレジスト層２２をパターニングする。続いて、パター
ニングされたレジスト層２２をマスクとしてシリコン単
結晶層１４が露出するまで多結晶シリコン層２０及びシ
リコン酸化層１６をＲＩＥよりエツチングする。続いて
、加速エネルギが約１４０ｋｅＶ、ドーズ量が５×１０
１６ｃ　ｍ−’の条件でヒ素（Ａｓ）をイオン注入する
。シリコン単結晶層１４のマスクされていない領域がｎ
＋型コレクタ領域１４Ｃとｎ′″型エミッタ領域１４Ｅ
となり、コレクタ領域Ｆ１１４Ｃに幅広のｎ型領域１４
Ｃａが残り、エミッタ領域１４Ｅ側に幅狭のｎ型領域１
４Ｅａが残る（第１図（ｄ））、これにより、コレクタ
領域とエミッタ領域の実効的な不純物濃度を制御できる
。続いて、レジスト層２２を剥離し、約１０００℃で３
０秒の間アニール処理を行う。

次に、全面に約１１００ｎ厚のシリコン酸化膜をＣＶＤ
法により形成し、ＲＩＥにより異方性エツチングを行っ
て、多結晶シリコン層２ｏ及びシリコン酸化層１６の側
壁にシリコン酸化膜２４を形成する（第１図（ｅ））。

次に、全面にチタン（Ｔｉ）層２６を形成した後、約８
００℃で約１分間だけ加熱してアニール処理する。チタ
ン層２６は、アニール処理によりシリコン上ではチタン
シリサイド（ＴｉＳｉ２）に変質し、シリコン酸化膜上
では変質しない、このため、チタン層２６は、シリコン
単結晶層１４及び多結晶シリコン層１６に接触する領域
ではチタンシリサイド層２６Ｃ１２６Ｂ、２６Ｅに変質
し、シリコン酸化膜１２及び２４上では変質しない（第
１図（ｆ））。

次に、アンモニア系のエツチング液によりチタン層２６
のみをエツチング除去すると、分離されたコレクタ電極
２６Ｃ、ベース電極２６Ｂ、エミッタ電極２６Ｅが形成
される（第１図（９））。

このように本実施例によれば、ベース領域の不純物濃度
をイオン注入により独立に制御できると共に、ひとつの
マスクを用いたイオン注入により不純物濃度の異なるエ
ミッタ領域とコレクタ領域を同時に形成することができ
る。

本発明の他の実施例による半導体装置の製造方法を第２
図を用いて説明する。第１図に示す第１の実施例と同一
の工程については説明を省略又は簡略にする。

本実施例は第１の実施例と基本的なプロセスは同じであ
るが、第１図（ｄ）におけるＲＩＥのエツチング深さが
第１の実施例と興なる。すなわち、パターニングされた
レジスト層２２をマスクとして多結晶シリコン層２０及
びシリコン酸化層１６をＲＩＥよりエツチングした後、
更に、シリコン単結晶層１４を約１１００ｎ厚だけエツ
チングする（第２図（ａ））、このため、シリコン単結
晶層１４が薄くなり、ｎ＋型コレクタ領域１４Ｃとｎ型
領域１４Ｃａとの間に段差が形成され、ｎ＋型エミッタ
領域１４Ｅとｎ型領域１４Ｅａとの間に段差が形成され
る。

多結晶シリコン層２０の不純物濃度は高いため、多結晶
シリコン層２０の接触するシリコン単結晶層１４にはＰ
＋＋型領域１４Ｂａが形成される。このＰ＋＋型領域１
４Ｂａは図示のようにベース領域１４Ｂより少し横方向
に広がっている。このため、Ｐ＋＋型領域１４Ｂａとｎ
＋＋コレクタ領域１４Ｃ及びｎ＋＋エミッタ領域１４Ｅ
間、特にＰ−型領域１４Ｂａとｎ＋＋エミッタ領域１４
Ｅ間が短絡する虞れがある０本実施例ではＰ＋＋型領域
１４Ｂａが形成される側のｎ＋＋コレクタ領域１４Ｃ及
びｎ”型エミッタ領域１４Ｅを削ったので、ｐ　＋＋型
領領域１４Ｂａらの距離が維持でき短絡を防止できる。

第２図（ｂ）以降の工程は第１図（ｅ）以降の工程と同
様に、多結晶シリコン層２０及びシリコン酸化層１６の
側壁にシリコン酸化膜２４を形成しく第２図（ｂ））、
全面にチタン層２６を形成した後にアニール処理して、
チタンシリサイド層２６Ｃ１２６Ｂ、２６Ｂを形成しく
第２図（Ｃ））、残ったチタン層２６をアンモニア系の
エツチング液によりエツチング除去して、コレクタ電極
２６Ｃ、ベース電極２６Ｂ、エミッタ電極２６Ｅを形成
する（第２図（ｄ））。

このように本実施例によれば、ベース領域とエミッタ領
域及びコレクタ領域が短絡することなく、各領域の不純
物濃度を独立に制御できる横型バイポーラトランジスタ
を製造することができる。

本発明は上記実施例に限らず種々の変形が可能である。

例えば、上記実施例ではｎｐｎバイポーラトランジスタ
の製造方法を例として説明したが、導電型の興なるｐｎ
ｐバイポーラトランジスタに対しても本発明を適用でき
る。

［発明の効果コ 以上の通り、本発明によれば、デバイスサイズを大きく
することなくエミッタ領域とベース領域とコレクタ領域
の不純物濃度を独立に制御できる半導体装置を製造する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の製造方法
の工程断面図、 第２図は本発明の他の実施例による半導体装置の製造方
法の工程断面図である。 図において、 １０・・・ウェーハ １２・・・シリコン酸化膜 １４・・・シリコン単結晶層 １４Ｃ・・・ｎ＋＋コレクタ領域 １４Ｃａ・・・ｎ型領域 １４Ｂ・・・ｐ＋＋ベース領域 １４Ｂａ・・・Ｐ＋＋型領域 １４Ｅ・・・ｎ＋＋エミッタ領域 １４Ｅａ・・・ｎ型領域 １６・・・シリコン酸化層 １８・・・レジスト層 １８ａ・・・ベース窓 ２０・・・多結晶シリコン層 ２２・・・レジスト層 ２４・・・シリコン酸化膜 ６・・・チタン層 ６Ｃ・・・コレクタ電極 ６Ｂ・・・ベース電極 ６Ｅ・・・エミッタ電極

Claims (1)

1. 【特許請求の範囲】 １、絶縁物基板上の第１導電型のシリコン単結晶層上に
   絶縁層を形成する第１の工程と、前記絶縁層上にベース
   窓を開口した第１マスク層を形成する第２の工程と、 前記第１マスク層をマスクとして前記絶縁層を開口する
   第３の工程と、 前記第１マスク層をマスクとして前記シリコン単結晶層
   に第２導電型の不純物をイオン注入し、前記ベース窓下
   の前記シリコン単結晶層に第２導電型のベース領域を形
   成する第４の工程と、前記絶縁層の開口を介して前記ベ
   ース領域にコンタクトする導電層を形成する第５の工程
   と、前記導電層上に、前記ベース領域を含みコレクタ領
   域側に大きくエミッタ領域側に小さい所定の領域をマス
   クする第２マスク層を形成する第６の工程と、 前記第２マスク層をマスクとして前記絶縁層及び前記導
   電層をエッチングする第７の工程と、前記第２マスク層
   をマスクとして前記シリコン単結晶層に第１導電型の不
   純物をイオン注入し、前記コレクタ領域及び前記エミッ
   タ領域に、それぞれ高濃度の第１導電型不純物領域を形
   成する第８の工程とを有し、 前記ベース領域に対する前記第２マスク層の位置に応じ
   て、前記コレクタ領域の実効的な不純物濃度と、前記エ
   ミッタ領域と実効的な不純物濃度を制御することを特徴
   とする半導体装置の製造方法。 ２、請求項１記載の半導体装置の製造方法において、 前記第７の工程は、前記第２マスク層をマスクとして前
   記シリコン単結晶層を所定厚さだけエッチングして、前
   記所定の領域外の前記シリコン単結晶層を薄くすること
   を特徴とする半導体装置の製造方法。 ３、請求項１又は２記載の半導体装置の製造方法におい
   て、 前記導電層は多結晶シリコン層であり、 前記第８の工程の後に、前記第７の工程でエッチングさ
   れた前記絶縁層及び前記導電層の側壁のみに絶縁層を形
   成する工程と、 全面にチタン層を堆積した後にアニールして、前記シリ
   コン単結晶層及び前記多結晶シリコン層上の前記チタン
   層をチタンシリサイド層に変化させる工程と、 チタンシリサイド層に変化していない前記絶縁層上の前
   記チタン層を除去し、前記多結晶シリコン層上の前記チ
   タンシリサイド層と、前記シリコン単結晶層の前記エミ
   ッタ領域上の前記チタンシリサイド層と、前記シリコン
   単結晶層の前記コレクタ領域上の前記チタンシリサイド
   層とを分離する工程と を更に有することを特徴とする半導体装置の製造方法。