JPH04116475A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトライステー１−ケー）〜を含む半導体集積回
路さらにはそれにおける診断容易化技術に関し、例えば
ゲートアレイ形式の各種半導体集積回路やＡＳＩＣ（ア
プリケーション・スペシフィック・インテグレーテッド
・サーキッｌ−）形式のマイクロコンピュータなどに適
用して有効な技術に関する。

〔従来の技術〕

論理規模増大の一途を辿るマイクロコンピュータのよう
な半導体集積回路に対する診断容易化技術としてスキャ
ンバス方式がある。これは、多数の論理チー１〜を外部
端子を通して効率よく診断可能にするために、試験デー
タの入出力モードを半導体集積回路の通常動作モードと
を別に設けておき、内部レジスタに試験データを容易に
入出力できるような構成を予め半導体集積回路に設（づ
ておくものである。例えば半導体集積回路内部の各フリ
ップフロップにシフＩ−レジスタとしての機能を付加し
てスキャンバスを構成したり、フリップフロップにアド
レスを割当て必要な一群にデータの人出力を行えるよう
なスキャンバスを構成しておく。斯るスキャンハス構成
において、複雑な順序回路のテスＩ〜は組合せ回路に対
するテストに帰着され、所要のノー１〜が論理Ｏ又は論
理１に固定される故障を仮定して全ノートの仮定故障を
所定の故障検出率で発見てきるようなテストパターンを
半導体集積回路に与え、そのときの出カバターンを期待
値パターンと比較することによ−）で故障を発見する。

尚、スキャンバス方式について記載された文献の例とし
ては日経マグロウヒル社発行の「日経エレクトロニクス
（１９８６年７月２８［］発行の第４００号））第３０
１頁乃至第３２２頁がある。

〔発明が解決しようとする課題〕

ところで半導体集積回路においてセレクタ論理を構成す
るものとしてドライステートゲ−１〜が用いられている
場合、当該トライステートゲー１への出力は論理１及び
論理Ｏの他に高出力インピーダンス状態を採るため、従
来のスキャンバス構造において所要ノードが論理Ｏ又は
論理上に固定される故障を仮定して行われるテストでは
特定ノード；（ の高出力インピータンス状態を検出することかできない
ため、ドライステートゲ−Ｉ〜が含まれる場合には特に
当該チーＩ〜のゲート出力イネーブル信号の論理に対す
る故障検出率が著しく低下するという問題点のあること
が本発明考によって明らかにされた。

例えば、３個のトライステートゲートＴＳＧＩ〜ＴＳＧ
３の出力端子が信号線ＳＴ、に共通接続されている論理
を想定する。φｇｏｅ］〜φｇｏｅ３は１〜ライスチー
トゲ−１〜ＴＳＧ］〜ＴＳＧ３に供給されるチーＩ・出
カイネーブル信号合、１ｎｌ−ｊｎ３はＩ・ライスチー
Ｉ−ゲートＴＳＧ１．−ＴＳＧ３の入力信号である。例
えばこの構成において、φｇｏｅｌ−論理１．φｇｏｅ
２＝論理０．φｇｏｅ３−論理」。のとき、１〜ライス
チートゲ−１−ＴＳＧＩ、ＴＳＧ３の出力は高インピー
ダンス状態にされ、Ｉ−ライスチー１〜ゲートＴＳＧ２
の出力動作が選択されて信号ｉｎ２が信号線ＳＬに与え
られる。

ゲート出力イネーブル信号φｇｏｅｌ〜φｇ０ｅ３は様
々な論理によって形成され、例えば論理ゲートＧ］〜Ｇ
５はゲート出力イネーブル信号φｇｏｅｌを形成する論
理回路の一例である。この論理において、チー１〜Ｇ２
の出カッ−１〜Ｎｇ２が故障により論理Ｏに固定される
場合を想定して、チー１−０１〜Ｇ４．Ｇ６の全ての入
力を論理１に設定すると、当該故障によりゲート出力イ
ネーブル信号φｇｏｅ３は論理Ｏを採り、該ノードＮｇ
２に故障がなければ論理１を採る。このときゲート出力
イネーブル信号φｇ　ｏ　ｅ　３は半導体集積回路の外
部から直接観測することができないため、ゲートＧ８を
通してノドＮｇ８で観測せざるを得ない。しかしながら
、それでもトライステートゲートＴＳＧ３の高出力イン
ピーダンス状態は外から観測することができない。例え
ば、このときφｇｏｅｌ−論理１．φｇｏｅ２−論理１
．ｉ、ｎ３論理１に設定すると、前記ノー１＜　Ｎ　ｇ
　２に故障があればφｇｏｅ３−論理Ｏとなって１−ラ
イステートゲートＴＳＧ３がオンになり、ノードＮｇ８
は信号ｉｎ３の論理レベルに応じて論理１にされる。一
方前記ノードＮｇ２に故障がないときはトライステー１
−ゲートＴＳＧの出力も高インピーダンス状態にされる
が、ノートＮｇ８の論理レベルはそれ以前の回路動作に
依存して決定されている信号線ＳＬの充放電状態に応じ
て論理Ｏ或いは論理１の何れかの状態を採ることになり
、偶然に論理１を採れば故障がある場合と区別がつかな
くなる。

また、第３図のような回路構成において、スタンバイ電
流を測定する際には信号線ＳＬを共有するトライステー
トゲートＴＳＧＩ〜ＴＳＧ３の何れか１つをオン動作さ
せてゲートＧ８の入力が不確定な中間レベルにならない
ような動作パターンを特別に与えなければならない。

そこで、本発明者はトライステートゲートをセレクタ回
路に置き換える構成について検討した。

例えば第４図に示されるように、第３図のトライステー
トゲートＴＳＧＩ〜ＴＳＧ３はオアゲートＯＲ１〜ＯＲ
３とアントゲ−１〜ＡＮＤ１から成るセレクタ回路に置
き換えられる。第４図の構成において、例えばφｇｏｅ
ｌ−論理１．φｇｏｅ２＝論理０．φｇｏｅ３＝論理１
のとき、オアゲートＯＲ２の入力ｉｎ２が選択されて該
信号ｉｎ２と同じ論理の信号がゲートＧ８から出力され
る。

この論理においてはゲート０１〜Ｇ７によって構成され
るような信号φｇｏｅ３生成論理に対してその故障を確
実に把握することができる。例えば、ゲートＧ２の出力
ノードＮｇ２が故障により論理Ｏに固定される場合を想
定して、ゲー１〜Ｇ１〜Ｇ４、Ｇ６の全ての入力を論理
１に設定すると、当該故障によりグー１〜出カイネーブ
ル信号φｇｏｅ３は論理Ｏを採り、該ノードＮｇ２に故
障がなければ論理１を採る。このときφｇＯｅ１＝論理
１゜φｇｏｅ２−論理１，１ｎ３−論理Ｏに設定すると
、ノードＮｇ２に前記論理Ｏ故障があればφｇｏｅ３＝
＝論理０となってノードＮｇ８も該信号φｇｏｅ３の論
理レベルに応じて論理Ｏにされる。

一方前記ノードＮｇ２に故障がないときは、その信号φ
ｇｏｅ３＝論理１に応じてノードＮｇ８の論理レベルも
論理１にされる。

このように第４図のオアゲートＯＲ１〜○Ｒ３及びアン
ドゲートＡＮＤ１で成るセレクタを第３図のトライステ
ートゲートＴＳＧＩ〜ＴＳＧ３に代えて採用することに
より制御信号φｇｏａｌ。

φｇｏｅ２．φｇｏｅ３生成論理の故障に対しても充分
なテストを行うことができる。しかしながらトライステ
ートゲートに代えて第４図のようなセレクタを採用する
場合に、半導体集積回路の通常動作においても当該セレ
クタを利用しなければならず、信号伝達経路に介在する
ゲートの段数が増える結果動作遅延が大きくなって通常
動作に支障を来すということが本発明者によって明らか
にされた。

本発明の目的は、トライステートゲートを利用つつ同ゲ
ートのゲート出力イネーブル信号形成回路の故障検出率
を高めることができる半導体集積回路を提供することに
ある。

また、本発明の別の目的は容易にスタンバイ電流を観測
することができる半導体集積回路を提供することにある
。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、複数個のトライステート出力回路に供給され
るゲート出力イネーブル信号を夫々入力してそれを選択
するデス１−用セレクタ回路を設け、該テスト用セレク
タ回路が選択した信号を信号線に出力可能な状態におい
て高インピーダンスノードを保有しないようにするもの
である。前記信号線には複数個のトライステート出力回
路の出力端子が結合されている。

テストイネーブル信号によってテストモードと通常動作
モードの切換えが行われるようにされているとき、その
動作モードの切換えに応じてトライステート出力回路を
利用するかテスト用セレクタ回路を利用するかの選択を
簡単に行えるようにするには、前記複数個のトライステ
ー１へ出力回路とテスト用セレクタ回路に、テスＩ−イ
ネーブル信号の論理レベルに応じて出力を排他的に前記
信号線に供給するための論理を設けておくとよい。

また、前記複数個の１〜ライスチーＩ・チーＩ−が実現
するセレクタ論理と等価的なセレクタ論理を含むテスト
用セレクタ回路を設けて、該テスト用セレクタ論理が選
択した信号を所定の信号線に出力可能な状態において高
インピーダンスノードを保有しないような構成を採用す
ることもできる。

このような半導体集積回路はマイクロコンピュータとし
て構成することができる。

〔作　用〕

上記した手段よれば、半導体集積回路にテストモードが
設定された状態において、トライステート出力回路若し
くはドライステートゲ−１・は信号線から切り離され、
これに代えてテスト用セレクタ回路が信号線に接続され
、この状態において該テスト用セレクタには高インピー
ダンス状態にされるノードは存在せず、しかも１〜ライ
スチートゲ−１へか実現する論理と等価であるため、高
い故障検出率な得ることができる。

通常動作可能な状態が設定されているときは、テスト用
セレクタ回路が信号線から切・り離され、１〜ライスチ
ー１〜ゲート若し、くけ［−ライステ・−Ｉ〜出力回路
が動作されるため、ぞれら回路ば　ゲート段数の比較的
多いテスト用セレクタ回路に比べて動作速度の速い本来
の速度をもって機能する。

〔実　施　例〕

第１図には本発明の一実施例が示される。同図に示され
る回路は、シリコンのような１−個の半導体基板に形成
された半導体集積回路に含まれ、１本の信号線Ｓ　Ｌに
出力端子が共通接続された３個のトライステート出力回
路Ｔ　ＯＣ，］−〜ＴＯＣ３が代表的に示される。１へ
ライスチー１・出力回路Ｔ○Ｃ１はＩ・ライスチートゲ
−１−Ｔ　Ｓ　Ｇ　ｉとオアチー１へ○Ｒ１１を含み、
１ヘライスチー）へ出力回路Ｔ○Ｃ２，ＴＯＣ３も夫々
ドライステートゲ−１−ｆ　ＳＧ２とオアチーｈＯＲ］
、２．トライステーＩ−チー１−　Ｔ　Ｓ　Ｇ　３とオ
アゲートＯＲ１，３を含む。

前記オアチー１−　ＯＲ１１〜○Ｒ１３の一方の入力端
子にはゲート出力イネーブル信号φｇｏｅｌ〜φｇｏｅ
３が供給され、他方の入力端子にはテストイネーブル信
号ＴＥＳＴが供給され、夫々の出力端子はトライステー
１−ゲートＴＳＧＩ〜ＴＳＧ３のノードＮｇｏｅ１．−
Ｎｇｏｅ３に結合される。

トライステト一チー１−Ｔ　Ｓ　Ｇ　１〜ＴＳＧ３は、
ノードＮｇｏｅｌ−Ｎｇｏｅ３が論理０（例えばローレ
ベル）にされるとき入力信号１ｎｌ−〜ｉｎ３を出力可
能にされ、ノードＮｇｏｅｌ〜Ｎ　ｇ　。

Ｇ３が論理１　（例えばハイレベル）のとき高出力イン
ピーダンス状態を採る。前記テストイネーブル信号ＴＥ
ＳＴは論理１でテストモードを指示する。ゲート出力イ
ネーブル信号φｇｏｅｌ〜φｇｏｅ３は論理Ｏによって
対応する１〜ライステートゲートを出力可能にする。し
たがって、テスＩ−イネーブル信号ＴＥＳＴの論理１に
よってナス１〜モードが指示されると、全てのノー１；
　Ｎ　ｇ　ｏ　ｅ　１〜Ｎｇｏｅ３が論理１にされ、こ
れによってライスチトゲートＴＳＧ］〜Ｔ　Ｓ　Ｇ　３
は全て高嵩カインピーダンス状態にされる。テストイネ
ーブル信号ＴＥＳＴの論理Ｏによって通常動作モートが
指示されるときは、ノートＮ　ｇ　ｏ　ｅ　１−　Ｎ　
ｇ　ｏ　ｅ　３の論理レベルはゲート出力イネーブル信
号φｇ。

ｅ　１〜φｇｏｅ３の論理レベルに従って決定され、そ
れが論理Ｏレベルにされる所定の１個のＩ−ライスチト
ゲ−１・が出力動作可能にされる。

第１図においてＴ　Ｓ　ＥＬはテスト用セレクタ回路で
ある。このテスト用セレクタ回路Ｔ　Ｓ　Ｅ　Ｌは、ゲ
ート出力イネーブル信号φｇｏｅｌど入力信号ｉｎｌを
２人力するアオアゲ−１〜〇Ｒ２１、チーＩ〜出カイネ
ーブル信号φｇｏｅ２と入力信号］ｎ２を２人力するア
オアゲート○Ｒ２２、ゲート出力イネーブル信号φｇｏ
ｅ３と入力信号ｉｎ３を２人力するアオアゲ−１−ＯＲ
２３、及び各オアゲート０Ｒ２１〜○Ｒ２３の出力を３
人力するアンＩくチー１−ＡＮＤ２１を含む。

このテスト用セレクタ回路Ｔ　Ｓ　Ｅ　Ｌは、グー１〜
出カイネーブル信号φｇｏｅｌ〜φｇｏｅ３を夫々入力
してそれを入力信号ｉｎ１〜］−ｎ　３の論理レベルに
従って選択するものであり、オアゲート０Ｒ２１〜２３
のうち論理０の入力信号を受けるものに供給されるゲー
ト出力イネーブル信号を選択し、これを信号線ＳＬに出
力する。

アンドゲートＡＮＤ２１の出力動作は、前記テストイネ
ーブル信号ＴＥＳＴの論理１によってテストモードが指
示されている場合にだけ許容される。したがって、前記
複数個のトライステート出力回路ＴＯＣＩ−ＴＯＣ３と
テスト用セレクタ回路ＴＳＥＬは、テストイネーブル信
号ＴＥＳＴの論理レベルに応じて出力を排他的に前記信
号線ＳＬに供給することができ、そのための論理は、オ
アゲート○Ｒ１１〜○Ｒ１３と、テストイネーブル信号
ＴＥＳＴの論理レベルに従って活性化制御されるアント
ゲートＡＮＤ２１とによって達成される。

このようにテスト用セレクタ回路ＴＳＥＬは、トライス
テートゲートＴＳＧＩ〜ＴＳＧ３が実現するセレクタ論
理と等価的なセレクタ論理を有していて、該テスト用セ
レクタ回路ＴＳＥＬが選択した信号を信号線ＳＬに選択
的に出力可能にされている。しかも、テスト用セレクタ
回路ＴＳＥＬは信号出力可能な状態において高インピー
ダンスのノードを内部に持たない。

第２図には第１図のような回路を適用したマイクロコン
ピュータの一例が示される。このマイクロコンピュータ
は命令を解読して制御信号を生成する命令制御部ＩＣ０
ＮＴと該命令制御部ＩＣ○ＮＴで生成さ九る制御信号に
従って命令を実行する実行部ＥＸＥＣを含む。命令制御
部ＩＣ０ＮＴは、特に制限されないが、ハードワイアー
ドロジックにより各部の制御信号を生成するものであり
、図示しないプログラムカウンタの値に基づいてプログ
ラムメモリから読出された命令をフェッチする命令レジ
スタＩＲＥＧを有し、これが保持する命令をコードを命
令デコーダＩＤＥＣで解読することにより、命令実行に
必要な制御信号を生成して、実行部ＥＸＥＣなどに供給
する。

実行部ＥＸＥＣは、特に制限されないが、算術論理演算
回路ＡＬＵ、演算結果を一時的に保持したりするアキュ
ムレータＡＣＣ，複数個の汎用レジスタＧＲＩ〜ＧＲｉ
、出力レジスタＯＲ１入力レジスタＩＲ１及びメモリＭ
ＲＹ、入力選択回路Ｉ　５ＥＬＬ〜Ｉ　５ＥＬ３、及び
出力選択回路○５ＥＬＬ〜０８ＥＬ３などが内部バスＢ
ＵＳに接続されて構成される。

第２図において第１図に示されるような回路構成は入力
選択回路ｌ５ＥＬＩ〜ｌ５ＥＬ３や出力選択回路○５Ｅ
ＬＬ〜０８ＥＬ３に適用されている。入力選択回路ｌ５
ＥＬＩ〜Ｉ　５ＥＬ３や出力選択回路０８ＥＬＩ〜○５
ＥＬ３において前記ゲート出力イネーブル信号φｇｏｅ
ｌ〜φｇｏｅ３などに対応されるような制御信号は命令
デコーダＩＤＥＣから出力され、或いはこれに基づいて
生成される。

次に上記実施例の作用効果を説明する。

（１）テストイネーブル信号ＴＥＳＴが論理１にされて
半導体集積回路にテストモードが設定された状態では、
ノードＮｇ　ｏ　ｅ　１−Ｎｇ　ｏ　ａ　３が論理１に
され、これによってトライステ−トートＴＳＧＩ〜ＴＳ
Ｇ３は全て高出力インピーダンス状態にされ、その結果
トライステート出力回路Ｔ○Ｃ１〜ＴＯＣ３は信号線Ｓ
Ｌから切り離される。

そして、論理１のテストイネーブル信号ＴＥＳＴによっ
てアントゲ−ｈＡＮＤ２１が活性化されることにより、
テスト用セレクタ回路ＴＳＥＬの出力が信号線ＳＬに供
給可能にされる。テスト用セレクタ回路ＴＳＥＬは斯る
信号出力可能状態において高インピーダンスのノードを
内部に持たず、且つそのセレクタ論理はトライステー１
−ゲートが実現する論理と等価である。したがって、ゲ
ート出力イネーブル信号φｇｏａｌ〜φｇｏｅ３の論理
生成回路をテストする場合には、入力信号ｉｎ１〜ｉｎ
３の論理レベルでゲート出力イネーブル信号φｇｏｅｌ
〜φｇｏｅ３の何れかを選択するようにすれば、どのよ
うな選択態様においてもその選択された出力イネーブル
信号が信号線ＳＬに与えられることになり、ゲート出力
イネーブル信号φｇｏｅｌ〜φｇｏｅ３を論理生成する
回路の故障診断を高い確率で行うことができるようにな
る。即ち、ゲート出力イネーブル信号φｇｏｅ１〜φｇ
ｏｅ３を論理生成する回路の故障を高い確率で検出する
ことができるように予め用意されているテストパターン
を使って故障診断を行う場合に、当該デス１〜パターン
で保証されている所期の故障検出率を満足して故障検出
を行うことができる。

（２）デス１〜モードの設定状態においてアンドゲート
ＡＮＤ２１の出力は入カテス１〜パターンを限定しなく
ても必ず論理１又は論理Ｏになるがら、スタンバイ電流
を簡単に観測することができる。

即ち、特別なデス１〜パターンを印加することなにく単
にテストイネーブル信号ＴＥＳＴの操作だけで簡単にス
タンバイ電流の観測も可能になる。

（３）テストイネーブル信号Ｔ　ＥＳ　Ｔの論理Ｏによ
って通常動作モー１くが指示されたときは、アントゲ−
１−ＡＮＤ２１が非活性化されることによりテスト用セ
レクタ回路ＴＳＥＬが選択した信号は信号線ＳＬに供給
不可能になる。一方ノードＮｇｏｅコ−〜Ｎｇｏｅ３の
論理レベルはゲート出力イネーブル信号φｇｏｅｌ〜φ
ｇｏｅ３の論理レベルに従って決定されるようになり、
それがローレベルにされる所定の］個のトライステト−
ゲートが出力動作可能にされる。したがって、通常動作
可能な状態が設定されているときは、テスト用セレクタ
回路Ｔ　Ｓ　Ｅ　Ｔ、が信号線ＳＬから切り離されて、
１−ライスチートゲ−Ｉ〜ＴＳ　Ｇ　１〜ｉ−Ｓ　Ｇ　
３が動作されるため、ゲート段数の比較的多いテスト用
セレクタ回路ＴＳＥＬに比へて動作速度の速いセレクタ
論理を実現して動作可能になる。

（４）テストイネーブル信号によってテストモードと通
常動作モードの切換えが行われるようにされている半導
体集積回路において、前記複数個のトライステート出力
回路ＴＯＣ１〜Ｔ　ＯＣ３とテスト用セレクタ回路ＴＳ
ＥＬに、テストイネーブル信号ＴＥＳＴの論理レベルに
応じて出力を排他的に前記信号線ＳＬに供給するための
論理を設けておくことにより、半導体集積回路の動作モ
ード切換えに応じて１〜ライステ一ト出力回路ＴＯＣ］
〜ＴＯＣ３を利用するかテスト用セレクタ回路ＴＳＥＬ
を利用するかの選択を簡単に行うことができる。

（５）ＡＳＩＣ若しくはグー１ヘアレイなどセミカスタ
ム的な方式で形成される半導体集積回路は部分的であっ
たとしてもユーザによる論理設計に従って半導体集積回
路を形成しなければならないという性質上、セ１ノクタ
論理とじてトライステートゲートを一切使用禁止して対
処することは事実上不可能であり、このような事情の元
で形成される半導体集積回路においては、回路の信頼性
確保という点において第１図のような構成を採用するこ
とは不可欠であると考えられる。

以］二本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である。

例えば、オアゲート０Ｒ２１〜０Ｒ２３に供給される信
号ｉｎｌ〜ｉｎ３は１〜ライステートゲートＴＳＧＩ〜
ＴＳＧ３の入力信号とは別の信号であってもよいが、そ
の場合にはそれ専用の信号線を新たに設けなくても済む
ように考慮することが望ましい。また、上記実施例の第
１図では３個のドライステートゲ−１〜を一単位として
ナス１〜用セレクタ回路を設けたが、１個のテスト用セ
レクタ回路に対応するｌ・ライステートゲートの数は適
宜変更可能である。また、第１図のような回路構成の適
用個所は第２図に限定されず、半導体集積回路の種々の
回路部分で利用することができる。さらに、ドライステ
ートゲ−Ｉ・を含むセ１ノクタ論理とテスト用セレクタ
回路とを排他的に信号線に接続するための論理は、上記
実施例のアンドゲートＡＮＤ２１−のように出力段ゲー
トそれ自体を活性／非活性制御する構成に限定されず、
出力段ゲートの先にスイッチ素子を配置する構成に置き
換えることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タに適用した場合について説明したが、本発明はそれに
限定されるものではなく種々の半導体集積回路に適用す
ることができる。また、半導体集積回路はゲートアレイ
形式やアプリケーションスペシフィク形式に限定されな
い。

〔発明の効果〕

本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路のテストモードにおいて、ト
ライステート出力回路若しくはドライステートゲ−１−
に代えてセレクタ論理を実現するテスト用セレクタ回路
は、信号出力可能な状態において高インピーダンスノー
ドを内部に持たず、旧つその論理はトライステートゲー
トを含むセレクタ論理と等価であるから、ドライステー
トゲ−を−のゲート出力イネーブル信号形成回路に対し
て高い故障検出率を得ることができるという効果がある
。

また、通常動作可能な状態においては、テスト用セレク
タ回路が信号線から切り離されて、トライステートゲー
ト若しくはトライステート出力回路が動作されるため、
ゲート段数の比較的多いナス１〜用セレクタ回路しこ比
べて動作速度の速い本来の速度で通常動作可能であるこ
とを保証することができる。

さらに、テストモードの設定状態において内部には高イ
ンピーダンスノードが存在しないから、テスト用セレク
タ回路の出力は入力テストパターンを限定しなくても必
ず論理１又は論理Ｏになり、これにより、特別なテスト
パターンを印加することなにく単にテストモードを設定
するだけで簡単にスタンバイ電流を観測することができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例回路図、 第２図は第１図の回路を適用したマイクロコンピュータ
のブロック図、 第３図はトライステートゲートでセレクタ論理を構成し
た一般的な回路図、 第４図はトライステートゲートで実現した第３図のセレ
クタ論理と等価なセレクタの回路図である。 ＴＯＣＩ〜ＴＯＣ３・・・トライステー１へ出力回路、
ＴＳＧＩ〜ＴＳＧ・・・トライステートゲート、０Ｒ１
１−ＯＲ１３−・・オアゲート、φｇｏｅｌ−φｇｏｅ
３・・・ゲート出力イネーブル信号、ｉｎｌ〜ｉｎｓ・
・・入力信号、ＴＥＳＴ・・・テストイネーブル信号、
ＴＳＥＬ・・テスト用セレクタ回路、０Ｒ２１〜０Ｒ２
３・・・ＯＲゲート、ＡＮＤ２１・・・アンドゲート。 （ノ

Claims (1)

1. 【特許請求の範囲】 １、ゲート出力イネーブル信号の入力論理レベルに応じ
   て高出力インピーダンス状態を採り得ると共に、出力端
   子が所定の信号線に共通接続される複数個のトライステ
   ート出力回路を含む半導体集積回路において、 前記複数個のトライステート出力回路に供給されるゲー
   ト出力イネーブル信号を夫々入力してそれを選択するテ
   スト用セレクタ回路を設け、該テスト用セレクタ回路が
   選択した信号を前記信号線に出力可能な状態において高
   インピーダンスノードを保有しないようにされて成るも
   のであることを特徴とする半導体集積回路。 ２、前記複数個のトライステート出力回路とテスト用セ
   レクタ回路は、テストイネーブル信号の論理レベルに応
   じて出力を排他的に前記信号線に供給するための論理を
   含むものであることを特徴とする請求項１記載の半導体
   集積回路。 ３、ゲート出力イネーブル信号の入力論理レベルに応じ
   て高出力インピーダンス状態を採り得ると共に、出力端
   子が所定の信号線に共通接続される複数個のトライステ
   ートゲートを含む半導体集積回路において、 前記複数個のトライステートゲートが実現するセレクタ
   論理と等価的なセレクタ論理を含むステト用セレクタ回
   路を設けて、該テスト用セレクタ回路が選択した信号を
   前記信号線に出力可能な状態において高インピーダンス
   ノードを保有しないようにされて成ることを特徴とする
   半導体集積回路。 ４、命令を解読してこれを実行する中央処理装置を含む
   マイクロコンピュータ化されて成るものであることを特
   徴とする請求項１乃至３の何れか１項記載の半導体集積
   回路。