JPH04111586A - 映像信号変換装置 - Google Patents
映像信号変換装置Info
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- JPH04111586A JPH04111586A JP2228813A JP22881390A JPH04111586A JP H04111586 A JPH04111586 A JP H04111586A JP 2228813 A JP2228813 A JP 2228813A JP 22881390 A JP22881390 A JP 22881390A JP H04111586 A JPH04111586 A JP H04111586A
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- scanning lines
- signal
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Links
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- 230000015654 memory Effects 0.000 claims abstract description 58
- 238000010276 construction Methods 0.000 abstract 1
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Landscapes
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、パーソナルコンピュータ等より与えられる非
標準映像信号をビデオプリンタ等で処理可能な標準映像
信号に変換するための映像信号変換装置に関する。
標準映像信号をビデオプリンタ等で処理可能な標準映像
信号に変換するための映像信号変換装置に関する。
[従来の技術]
一般のビデオプリンタは、テレビ受像機やVTRを映像
ソースとすることから、標準(NTSC方式)の映像信
号を入力映像信号とする。NTSC方式はフィールド画
面の水平走査ライン数が262.5本(フレーム画面で
は525本)、フィールド周波数がE30Hz、水平走
査周波数が1575KHzで、2:1インタレース走査
を行うテレビ方式である。このようなNTSC方式の映
像信号をフレームメモリに取り込んでから、膏効表示画
面分の映像信号を読み出し、所定の色補正処理を施した
うえでプリントヘッドに送るようにしている。
ソースとすることから、標準(NTSC方式)の映像信
号を入力映像信号とする。NTSC方式はフィールド画
面の水平走査ライン数が262.5本(フレーム画面で
は525本)、フィールド周波数がE30Hz、水平走
査周波数が1575KHzで、2:1インタレース走査
を行うテレビ方式である。このようなNTSC方式の映
像信号をフレームメモリに取り込んでから、膏効表示画
面分の映像信号を読み出し、所定の色補正処理を施した
うえでプリントヘッドに送るようにしている。
[発明が解決しようとする課題]
ところで、パーソナルコンピュータやビデオテ、7クス
等で作成または提供される画像をビデオプリンタでプリ
ントアウトしたいという要望がユーザから出されている
。しかし、これらの映像ソースより与えられる映像信号
は、例えば1フイ一ルド画面の水平走査ライン数が44
0本、フィールド周波数が55 Hz +水平走査周波
数が31.5KHz等の諸元を存し、いわゆる非標準映
像信号であるため、一般のビデオプリンタでは入力映像
信号として処理することができなかった。
等で作成または提供される画像をビデオプリンタでプリ
ントアウトしたいという要望がユーザから出されている
。しかし、これらの映像ソースより与えられる映像信号
は、例えば1フイ一ルド画面の水平走査ライン数が44
0本、フィールド周波数が55 Hz +水平走査周波
数が31.5KHz等の諸元を存し、いわゆる非標準映
像信号であるため、一般のビデオプリンタでは入力映像
信号として処理することができなかった。
本発明は、かかる問題点に鑑みてなされたもので、パー
ソナルコンピュータ等より与えられる非標準映像信号を
比較的簡単な回路構成によってビデオプリンタ等で処理
可能な標準映像信号に変換するための映像信号変換装置
を提供することを目的とする。
ソナルコンピュータ等より与えられる非標準映像信号を
比較的簡単な回路構成によってビデオプリンタ等で処理
可能な標準映像信号に変換するための映像信号変換装置
を提供することを目的とする。
また、本発明は、水平走査ライン数の多い高解像度の非
標準映像信号を標準映像信号に変換する際に画質劣化を
極力少な(なるようにした映像信号変換装置を提供する
ことを目的とする。
標準映像信号を標準映像信号に変換する際に画質劣化を
極力少な(なるようにした映像信号変換装置を提供する
ことを目的とする。
[課題を解決するための手段]
L記の目的を達成するため、本発明の映像信号変換装置
は、パーソナルコンピュータ等より与えられる非標準映
像信号を標準映像信号に変換するための映像信号変換装
置において、複数のラインメモリと、非標準映像信号を
構成する水平走査ラインを所定の第1クロックでそれら
のラインメモリに順次かつ繰り返し書き込むと同時に、
それらのラインメモリより所定の第2クロックで時間を
揃えてそれぞれの水平走査ラインを繰り返し読み出すラ
インメモリ制御手段と、それらのラインメモリより時間
を揃えて読み出された複数の水平走査ラインの中から各
水平走査周期毎に予め設定された組合せて1つまたは複
数の水平走査ラインを選択し、その選択した水平走査ラ
インに基づいて標準映像信号を構成する水平走査ライン
を生成するライン生成手段とを具備する構成とした。
は、パーソナルコンピュータ等より与えられる非標準映
像信号を標準映像信号に変換するための映像信号変換装
置において、複数のラインメモリと、非標準映像信号を
構成する水平走査ラインを所定の第1クロックでそれら
のラインメモリに順次かつ繰り返し書き込むと同時に、
それらのラインメモリより所定の第2クロックで時間を
揃えてそれぞれの水平走査ラインを繰り返し読み出すラ
インメモリ制御手段と、それらのラインメモリより時間
を揃えて読み出された複数の水平走査ラインの中から各
水平走査周期毎に予め設定された組合せて1つまたは複
数の水平走査ラインを選択し、その選択した水平走査ラ
インに基づいて標準映像信号を構成する水平走査ライン
を生成するライン生成手段とを具備する構成とした。
[作用コ
本発明の映像信号変換装置では、複数のラインメモリを
備え、ラインメモリ制御手段により、それらのラインメ
モリに入力(非標準)映像信号の水平走査ラインを第1
クロックで順次かつ繰り返し書き込む一方で、それらの
ラインメモリよりそれぞれの水平走査ラインを第2クロ
ックで時間を揃えて繰り返し読み出す。第1クロックの
周波数は入力映像信号の水平走査周波数と水平ドツト数
で規定され、第2クロックの周波数は出力(標準)映像
信号の水平走査周波数と水平ドツト数で規定される。ま
た、ラインメモリの読出周期は、標準映像信号の水平走
査周波数(NTSC方式の場合15.75KHz)に対
応した値に選ばれる。
備え、ラインメモリ制御手段により、それらのラインメ
モリに入力(非標準)映像信号の水平走査ラインを第1
クロックで順次かつ繰り返し書き込む一方で、それらの
ラインメモリよりそれぞれの水平走査ラインを第2クロ
ックで時間を揃えて繰り返し読み出す。第1クロックの
周波数は入力映像信号の水平走査周波数と水平ドツト数
で規定され、第2クロックの周波数は出力(標準)映像
信号の水平走査周波数と水平ドツト数で規定される。ま
た、ラインメモリの読出周期は、標準映像信号の水平走
査周波数(NTSC方式の場合15.75KHz)に対
応した値に選ばれる。
ラインメモリより水平走査周期毎に時間を揃えて読み出
された複数の水平走査ラインは、時間軸の点ではそれぞ
れ標準映像信号の水平走査ラインとなり得るものである
。
された複数の水平走査ラインは、時間軸の点ではそれぞ
れ標準映像信号の水平走査ラインとなり得るものである
。
したがって、ライン生成手段では、それら複数の水平走
査ラインの中から1つを適宜選択し、それを標準映像信
号の水平走査ラインとして出力することができる。しか
し、それら複数の水平走査ラインの中から2つ(場合に
よっては3つ以上)を適宜選択し、それらを平均化した
ものを標準映像信号の水平走査ラインとすれば、入力(
非標準)映像信号の各水平走査ラインを有効に残すこと
ができるため、画質劣化を少な(することができる。こ
のような水平同期信号の選択(組合わせ)は入力(非標
準)映像信号の諸元に応じて最適なものに設定される。
査ラインの中から1つを適宜選択し、それを標準映像信
号の水平走査ラインとして出力することができる。しか
し、それら複数の水平走査ラインの中から2つ(場合に
よっては3つ以上)を適宜選択し、それらを平均化した
ものを標準映像信号の水平走査ラインとすれば、入力(
非標準)映像信号の各水平走査ラインを有効に残すこと
ができるため、画質劣化を少な(することができる。こ
のような水平同期信号の選択(組合わせ)は入力(非標
準)映像信号の諸元に応じて最適なものに設定される。
[実施例コ
第1図は、本発明の一実施例による映像信号変換装置の
全体構成を示す。この装置は、付属品またはアダプタと
して既存のビデオプリンタのRGB入力端子に接続され
てよい。
全体構成を示す。この装置は、付属品またはアダプタと
して既存のビデオプリンタのRGB入力端子に接続され
てよい。
この実施例における非標準(非NTSC)映像信号ハ、
パーソナルコンピュータ等よりアナログRGB信号とし
て与えられ、アナログRGB入力回路10に入力される
。また、この非標準映像信号の複合同期信号は同期信号
入力回路12に入力される。
パーソナルコンピュータ等よりアナログRGB信号とし
て与えられ、アナログRGB入力回路10に入力される
。また、この非標準映像信号の複合同期信号は同期信号
入力回路12に入力される。
アナログRGB入力回路10に入力されたアナログRG
B信号のうち、R信号(原色赤信号)はR信号処理部1
4に送られ、ここで後述するような変換処理を受ける。
B信号のうち、R信号(原色赤信号)はR信号処理部1
4に送られ、ここで後述するような変換処理を受ける。
このR信号処理部14は、A/D変換回路16と、3つ
のFIFO型ライシラインメモリ18AB、18Cと、
一対のセレクタ20.22と、加算回路24と、D/A
変換回路26とからなる。G信号(原色緑信号)および
B信号(原色青信号)も、R信号処理部14と同様な構
成のG信号処理部、B信号処理部(図示せず)によって
同様な処理を受ける。
のFIFO型ライシラインメモリ18AB、18Cと、
一対のセレクタ20.22と、加算回路24と、D/A
変換回路26とからなる。G信号(原色緑信号)および
B信号(原色青信号)も、R信号処理部14と同様な構
成のG信号処理部、B信号処理部(図示せず)によって
同様な処理を受ける。
同期信号入力回路12に入力された複合同期信号のうち
、水平同期信号SHOはラインメモリ制御回路28.P
LL発振回路30および同期リセ、ト回路34に与えら
れ、垂直同期信号S■0は複合同期信号発生回路40お
よび同期リセット回路34に与えられる。
、水平同期信号SHOはラインメモリ制御回路28.P
LL発振回路30および同期リセ、ト回路34に与えら
れ、垂直同期信号S■0は複合同期信号発生回路40お
よび同期リセット回路34に与えられる。
PLL発振回路30は、入力水平同期信号SHOに対し
て位相のロックされた所定周波数のクロックCKOを発
生し、これを第1クロックとしてA/D変換回路16と
ラインメモリ制御回路28とに与える。一方、水晶発振
回路32より第2クロックCKIが発生され、この第2
クロックCKlはラインメモリ制御回路28.水平同期
信号発生回路3B、D/A変換回路26に与えられる。
て位相のロックされた所定周波数のクロックCKOを発
生し、これを第1クロックとしてA/D変換回路16と
ラインメモリ制御回路28とに与える。一方、水晶発振
回路32より第2クロックCKIが発生され、この第2
クロックCKlはラインメモリ制御回路28.水平同期
信号発生回路3B、D/A変換回路26に与えられる。
A/D変換回路16は、入力R信号を第1クロックCK
Oの周波数(サンプリング周波数)で所定の量子化ビッ
ト数(例えば8ビツト)のディジタル信号に変換する。
Oの周波数(サンプリング周波数)で所定の量子化ビッ
ト数(例えば8ビツト)のディジタル信号に変換する。
ラインメモリ制御回路28は、ディジタル化された入力
R信号を第1クロックCKOで水平走査ライン毎にライ
ンメモリ18A〜18Gに順次かつ繰り返し書き込む。
R信号を第1クロックCKOで水平走査ライン毎にライ
ンメモリ18A〜18Gに順次かつ繰り返し書き込む。
すなわち、連続する3つの水平走査ラインをそれぞれラ
インメモリ18A〜18Cに順次書き込み、次の連続す
る3つの水平走査ラインをそれぞれラインメモリ18A
〜18Cに順次書き込むという書込制御を繰り返す。こ
の際、制御回路28は、入力水平同期信号SHOに応動
して水平走査ライン毎に書き込むべきラインメモリを切
り替える。また、制御回路28は、このような書込制御
と並行して、ラインメモリ18A〜18Cよりそれぞれ
の水平走査ラインを同時に(時間を揃えて)第2クロッ
クCKIで繰り返し読み出す制御を行う。これらのライ
ンメモリ18A〜18CはFIFOメモリであるため、
最初に書き込んだデータは最初に読み出されること、1
個のデータでも書き込んであれば読み出せること、書込
みと読出しを別個のクロックで独立に行うことができる
こと等の機能を育している。
インメモリ18A〜18Cに順次書き込み、次の連続す
る3つの水平走査ラインをそれぞれラインメモリ18A
〜18Cに順次書き込むという書込制御を繰り返す。こ
の際、制御回路28は、入力水平同期信号SHOに応動
して水平走査ライン毎に書き込むべきラインメモリを切
り替える。また、制御回路28は、このような書込制御
と並行して、ラインメモリ18A〜18Cよりそれぞれ
の水平走査ラインを同時に(時間を揃えて)第2クロッ
クCKIで繰り返し読み出す制御を行う。これらのライ
ンメモリ18A〜18CはFIFOメモリであるため、
最初に書き込んだデータは最初に読み出されること、1
個のデータでも書き込んであれば読み出せること、書込
みと読出しを別個のクロックで独立に行うことができる
こと等の機能を育している。
ラインメモリ18A〜18Cより時間を揃えて読み出さ
れた3つの連続する水平走査ラインは、セレクタ20.
22のそれぞれの3入力端子A。
れた3つの連続する水平走査ラインは、セレクタ20.
22のそれぞれの3入力端子A。
B、Cに与えられる。これらのセレクタ20.22は、
セレクタ制御回路36からの制御信号SLa、S Lb
により、それぞれ3入力端子A、B、Cの中の1つ(つ
まり3ラインメそり18A、18B、18Cの出力信号
の中の1つ)を選択する。
セレクタ制御回路36からの制御信号SLa、S Lb
により、それぞれ3入力端子A、B、Cの中の1つ(つ
まり3ラインメそり18A、18B、18Cの出力信号
の中の1つ)を選択する。
いずれを選択するかは、入力映像信号の諸元に応じて予
め設定され、その設定データはセレクタ制御回路36内
のメモリに格納されている。あるいは、外部のメモリに
設定データを格納しておいてそれをセレクタ制御回路3
6が参照するようにしてもよい。セレクタ制御回路36
は、水平同期周期のタイミングを水平同期信号発生回路
38からノ水平同期パルスSWから得るとともに、フィ
ールド周期のタイミングを同期リセット回路34からの
垂直基準パルスPLから得る。
め設定され、その設定データはセレクタ制御回路36内
のメモリに格納されている。あるいは、外部のメモリに
設定データを格納しておいてそれをセレクタ制御回路3
6が参照するようにしてもよい。セレクタ制御回路36
は、水平同期周期のタイミングを水平同期信号発生回路
38からノ水平同期パルスSWから得るとともに、フィ
ールド周期のタイミングを同期リセット回路34からの
垂直基準パルスPLから得る。
両セレクタ20.22でそれぞれ選択された水平走査ラ
インは加算回路24で互いに加算され、そこで172の
係数を掛けられることにより、平均化される。この平均
化された水平走査ラインが標準映像信号の1水平走査ラ
インを構成する。しかして、加算回路24より15.7
5KHzの水平走査周波数で標準(NTSC)映像信号
のディジタルR信号が出力され、このディジタルR信号
はD/A変換回路26によりアナログR信号に変換され
たうえでアナログRGB出力回路42へ送られる。この
アナログRGB出力回路42には、R信号処理回路14
に相当するG信号処理回路およびB信号処理回路(図示
せず)からのアナログG信号、B信号も入力される。そ
の結果、アナログRGB出力回路42より標準映像信号
のアナログRGB信号がプリンタのRGB入力端子(図
示せず)に供給される。
インは加算回路24で互いに加算され、そこで172の
係数を掛けられることにより、平均化される。この平均
化された水平走査ラインが標準映像信号の1水平走査ラ
インを構成する。しかして、加算回路24より15.7
5KHzの水平走査周波数で標準(NTSC)映像信号
のディジタルR信号が出力され、このディジタルR信号
はD/A変換回路26によりアナログR信号に変換され
たうえでアナログRGB出力回路42へ送られる。この
アナログRGB出力回路42には、R信号処理回路14
に相当するG信号処理回路およびB信号処理回路(図示
せず)からのアナログG信号、B信号も入力される。そ
の結果、アナログRGB出力回路42より標準映像信号
のアナログRGB信号がプリンタのRGB入力端子(図
示せず)に供給される。
一方、複合同期信号発生回路40には、同期信号入力回
路12より入力(非標準)映像信号の垂直同期信号SV
Oが与えられる。複合同期信号発生回路40は、標準映
像信号用の垂直同期信号SVlを生成し、これに水平同
期信号発生回路38からの水平同期信号SHIを合わせ
、標準映像信号用の複合同期信号として同期信号出力回
路44へ与える。しかして、同期信号出力回路44より
標準映像信号用の複合同期信号がプリンタの同期信号入
力端子(図示せず)に供給される。
路12より入力(非標準)映像信号の垂直同期信号SV
Oが与えられる。複合同期信号発生回路40は、標準映
像信号用の垂直同期信号SVlを生成し、これに水平同
期信号発生回路38からの水平同期信号SHIを合わせ
、標準映像信号用の複合同期信号として同期信号出力回
路44へ与える。しかして、同期信号出力回路44より
標準映像信号用の複合同期信号がプリンタの同期信号入
力端子(図示せず)に供給される。
なお、同期リセット回路34は、入力水平同期信号SH
Oおよび入力垂直同期信号SVOに応動して標準映像用
の垂直方向(フィールド)基準パルスPLを発生し、こ
れをラインメモリ制御回路28、セレクタ制御回路36
.水平同期信号発生回路38に与える。水平同期信号発
生回路38は垂直基準パルスPLと第2クロックCKI
に応動して標準映像信号用の水平同期信号SHIを発生
し、これを複合同期信号発生回路40に与えるとともに
、水平同期信号SHIに同期した水平同期パルスSWを
セレクタ制御回路36に与える。
Oおよび入力垂直同期信号SVOに応動して標準映像用
の垂直方向(フィールド)基準パルスPLを発生し、こ
れをラインメモリ制御回路28、セレクタ制御回路36
.水平同期信号発生回路38に与える。水平同期信号発
生回路38は垂直基準パルスPLと第2クロックCKI
に応動して標準映像信号用の水平同期信号SHIを発生
し、これを複合同期信号発生回路40に与えるとともに
、水平同期信号SHIに同期した水平同期パルスSWを
セレクタ制御回路36に与える。
次に、入力(非標準)映像信号の諸元が、例えば水平同
期周波数が24.8KHz、1フイールドの水平同期ラ
イン数が440本、水平画素数が848ドツト、垂直走
査周波数が56.4KHzの場合について、実施例装置
回路の作用を説明する。この場合、PLL発振回路30
より出力される第1クロックCKOは21MHz(84
8X24.8X103)、水晶発振回路32より出力さ
れる第2クロックCKIは10MHz (835X 1
5.75X103)となる。ここで、読み出す標準映像
信号の水平画素数はプリンタの有効表示画面分の635
ドツトとする。
期周波数が24.8KHz、1フイールドの水平同期ラ
イン数が440本、水平画素数が848ドツト、垂直走
査周波数が56.4KHzの場合について、実施例装置
回路の作用を説明する。この場合、PLL発振回路30
より出力される第1クロックCKOは21MHz(84
8X24.8X103)、水晶発振回路32より出力さ
れる第2クロックCKIは10MHz (835X 1
5.75X103)となる。ここで、読み出す標準映像
信号の水平画素数はプリンタの有効表示画面分の635
ドツトとする。
第2図および第3図は、この例におけるラインメモリ1
8A、18B、18Cに対する非標準映像信号(入力R
信号)の書込みタイミングと、加算回路24で加算され
る両水平走査ラインの組合わせおよびタイミングとを示
す。図において、通し番号[01,[1コ、[2コ、[
3コ、・・・・を付された水平走査ラインは入力水平走
査ラインであり、通し番号<O>、<1>、<2>、<
3>。
8A、18B、18Cに対する非標準映像信号(入力R
信号)の書込みタイミングと、加算回路24で加算され
る両水平走査ラインの組合わせおよびタイミングとを示
す。図において、通し番号[01,[1コ、[2コ、[
3コ、・・・・を付された水平走査ラインは入力水平走
査ラインであり、通し番号<O>、<1>、<2>、<
3>。
・・・・を付された水平走査ラインは出力水平走査ライ
ンである。AO,AI、A3.・・・・はラインメモリ
18Aに書き込まれる水平走査ライン、Be、Bl、B
2.曲はラインメモリ18Bに書き込まれる水平走査ラ
イン、CO,CI、C2,・・・・はラインメモリ18
Cに書き込まれる水平走査ラインである。また、(AO
+Ao)、 (BO+CO)、・・・・は、加算回路
24で加算される水平走査ライン(別言すればセレクタ
20.22で選択される水平走査ライン)である。
ンである。AO,AI、A3.・・・・はラインメモリ
18Aに書き込まれる水平走査ライン、Be、Bl、B
2.曲はラインメモリ18Bに書き込まれる水平走査ラ
イン、CO,CI、C2,・・・・はラインメモリ18
Cに書き込まれる水平走査ラインである。また、(AO
+Ao)、 (BO+CO)、・・・・は、加算回路
24で加算される水平走査ライン(別言すればセレクタ
20.22で選択される水平走査ライン)である。
この例では、水平走査周波数が入力(非標準)側で24
.8KHzに対し、出力側(標準)側で15.75KH
zであることより、前者で3つの水平走査ラインメモリ
をラインメモリ18A〜18Cに書き込む時間と後者で
ラインメモリ18A〜18Cより2つの水平走査ライン
を読み出す時間との間に6.14μsecの差が出る(
前者より後者が6.14μsecだけ遅れる)。この時
間差が蓄積すると、あるラインメモリにおいて出力中の
水平走査ラインに入力中の水平走査ラインが追い付いて
しまうことがあるので、この点に留意する必要がある。
.8KHzに対し、出力側(標準)側で15.75KH
zであることより、前者で3つの水平走査ラインメモリ
をラインメモリ18A〜18Cに書き込む時間と後者で
ラインメモリ18A〜18Cより2つの水平走査ライン
を読み出す時間との間に6.14μsecの差が出る(
前者より後者が6.14μsecだけ遅れる)。この時
間差が蓄積すると、あるラインメモリにおいて出力中の
水平走査ラインに入力中の水平走査ラインが追い付いて
しまうことがあるので、この点に留意する必要がある。
すなわち、出力側の水平走査ライン<O>、<1>、<
2>でそれぞれ(B−1+C−1) 、 (AO+A
O)、 (BO+C0)T−あるから、〈3〉では本
来(AI +AI)とするべきである。ところが、そう
すると、次のライン〈4〉で(BI+CI)としなけれ
ばならないところ、この時ラインメモリ18Bでは書込
中の水平走査ラインB2が続出中の水平走査ラインBl
に追い付いてしまうため、Blを完全に読み出すことが
できない。そこで、このBlを直前の水平走査ライン〈
3〉でAIと組合わせ、〈4〉ではC1のみを選択する
ようにしている。本例では、このような調整が至る箇所
でとられている。
2>でそれぞれ(B−1+C−1) 、 (AO+A
O)、 (BO+C0)T−あるから、〈3〉では本
来(AI +AI)とするべきである。ところが、そう
すると、次のライン〈4〉で(BI+CI)としなけれ
ばならないところ、この時ラインメモリ18Bでは書込
中の水平走査ラインB2が続出中の水平走査ラインBl
に追い付いてしまうため、Blを完全に読み出すことが
できない。そこで、このBlを直前の水平走査ライン〈
3〉でAIと組合わせ、〈4〉ではC1のみを選択する
ようにしている。本例では、このような調整が至る箇所
でとられている。
しかし、注意すべきことは、入力水平走査ラインAO,
B O,CG、A 1.B 1.CI、・・・・の全て
が必ず選択され出力水平ラインの一部となっていること
である。したがって、見かけ上、入力水平走査ライン4
40本に対して出力水平走査ライン2E32.5本で、
約2/3に水平走査ライン数が減少するものの、どの入
力水平走査ラインも間引かれずに出力水平走査ラインの
一部となって出力(標準)映像信号を構成する。これに
より、水平走査ライン数の減少に伴う画質劣化が最小限
に抑えられている。
B O,CG、A 1.B 1.CI、・・・・の全て
が必ず選択され出力水平ラインの一部となっていること
である。したがって、見かけ上、入力水平走査ライン4
40本に対して出力水平走査ライン2E32.5本で、
約2/3に水平走査ライン数が減少するものの、どの入
力水平走査ラインも間引かれずに出力水平走査ラインの
一部となって出力(標準)映像信号を構成する。これに
より、水平走査ライン数の減少に伴う画質劣化が最小限
に抑えられている。
また、入力水平走査ライン[92]、出力水平走査ライ
ン〈58〉のところで、両水平走査ラインの時間差は0
.13μ5ec(40)に接近する(第3図)。したが
って、[0コ (<O>)〜[92コ (<58>)を
1サイクルとして、これを5回繰り返すことにより、1
フイ一ルド分(262,5本)の出力水平走査ラインを
得ることができる。このようなサイクルの繰り返し、お
よび各出力水平走査ライン毎の加算の組合わせは予め計
算によって設定され、その設定データはセレクタ制御回
路36内のメモリまたは外部メモリに格納される。
ン〈58〉のところで、両水平走査ラインの時間差は0
.13μ5ec(40)に接近する(第3図)。したが
って、[0コ (<O>)〜[92コ (<58>)を
1サイクルとして、これを5回繰り返すことにより、1
フイ一ルド分(262,5本)の出力水平走査ラインを
得ることができる。このようなサイクルの繰り返し、お
よび各出力水平走査ライン毎の加算の組合わせは予め計
算によって設定され、その設定データはセレクタ制御回
路36内のメモリまたは外部メモリに格納される。
なお、入力(非標準)映像信号の諸元が変わったときは
、その新たな諸元に応じてPLL発振回路30の出力周
波数、同期リセット回路34の基準パルスのタイミング
、セレクタ制御回路36における組合わせの設定値、サ
イクル繰り返し数の設定値等を変更すればよい。
、その新たな諸元に応じてPLL発振回路30の出力周
波数、同期リセット回路34の基準パルスのタイミング
、セレクタ制御回路36における組合わせの設定値、サ
イクル繰り返し数の設定値等を変更すればよい。
また、ラインメモリの個数は3本に限定されるものでは
なく、任意の複数本に選ぶことが可能である。例えば、
ラインメモリを6本にすると、各ラインメモリにおいて
書込み動作と読出動作が重なるようなことが少なくなる
。したがって、上記の諸元の例の場合、ラインメモリの
出力側において2つの水平走査ラインを選択する組合せ
パターンが簡単になる。
なく、任意の複数本に選ぶことが可能である。例えば、
ラインメモリを6本にすると、各ラインメモリにおいて
書込み動作と読出動作が重なるようなことが少なくなる
。したがって、上記の諸元の例の場合、ラインメモリの
出力側において2つの水平走査ラインを選択する組合せ
パターンが簡単になる。
なお、本実施例では、アナログRGB信号の形態での非
標準映像信号を入力映像信号としたが、ディジタルRG
B信号、アナログまたはディジタルのY/C信号、アナ
ログまたはディジタルのY(R−Y) (B−Y)
信号の形態での非標準映像信号に対しても、基本的に上
記と同様な回路構成によって同様に処理することかでき
る。
標準映像信号を入力映像信号としたが、ディジタルRG
B信号、アナログまたはディジタルのY/C信号、アナ
ログまたはディジタルのY(R−Y) (B−Y)
信号の形態での非標準映像信号に対しても、基本的に上
記と同様な回路構成によって同様に処理することかでき
る。
[発明の効果コ
本発明は、上述したような構成を育することにより、次
のような効果を奏する。
のような効果を奏する。
パーソナルコンピュータ等からの非標準映像信号の水平
走査ラインを所定の第1クロックで複数のラインメモリ
に順次かつ繰り返し書き込むと同時に、それらのライン
メモリより所定の第2クロックで時間を揃えてそれぞれ
の水平走査ラインを繰り返し読み出し、それら時間を揃
えて読み出された複数の水平走査ラインの中から各水平
走査周期毎に予め設定された組合せで1つまたは複数の
水平走査ラインを選択し、その選択した水平走査ライン
に基づいて標準映像信号を構成する水平走査ラインを生
成するようにしたので、ラインメモリ等を利用した比較
的簡単な回路構成によって非標準映像信号をビデオプリ
ンタ等で処理可能な標準映像信号に変換することができ
る。
走査ラインを所定の第1クロックで複数のラインメモリ
に順次かつ繰り返し書き込むと同時に、それらのライン
メモリより所定の第2クロックで時間を揃えてそれぞれ
の水平走査ラインを繰り返し読み出し、それら時間を揃
えて読み出された複数の水平走査ラインの中から各水平
走査周期毎に予め設定された組合せで1つまたは複数の
水平走査ラインを選択し、その選択した水平走査ライン
に基づいて標準映像信号を構成する水平走査ラインを生
成するようにしたので、ラインメモリ等を利用した比較
的簡単な回路構成によって非標準映像信号をビデオプリ
ンタ等で処理可能な標準映像信号に変換することができ
る。
また、ラインメモリより読み出された複数の水平走査ラ
インの中から選択するラインを適当な組合わせに設定す
ることで、入力(非標準)映像信号の各水平走査ライン
を有効に生かし、画質劣化の少ない標準映像信号を得る
ことができる。
インの中から選択するラインを適当な組合わせに設定す
ることで、入力(非標準)映像信号の各水平走査ライン
を有効に生かし、画質劣化の少ない標準映像信号を得る
ことができる。
第1図は、本発明の一実施例による映像信号変換装置の
構成を示すブロック図、 第2図および第3図は、実施例による映像信号変換装置
の作用を説明するための水平走査ラインのタイミング図
である。 18A、18B、100曲ラインメモリ、20.22・
・・・セレクタ、 24・・・・加算回路、 28・・・・ラインメモリ制御回路、 30・・・・PLL発振回路、 32・・・・水晶発振回路、 34・・・・同期リセット回路、 36・・・・セレクタ制御回路、 38・・・・水平同期信号発生回路、 40・・・・複合同期信号発生回路。
構成を示すブロック図、 第2図および第3図は、実施例による映像信号変換装置
の作用を説明するための水平走査ラインのタイミング図
である。 18A、18B、100曲ラインメモリ、20.22・
・・・セレクタ、 24・・・・加算回路、 28・・・・ラインメモリ制御回路、 30・・・・PLL発振回路、 32・・・・水晶発振回路、 34・・・・同期リセット回路、 36・・・・セレクタ制御回路、 38・・・・水平同期信号発生回路、 40・・・・複合同期信号発生回路。
Claims (1)
- 【特許請求の範囲】 パーソナルコンピュータ等より与えられる非標準映像信
号を標準映像信号に変換するための映像信号変換装置に
おいて、 複数のラインメモリと、 前記非標準映像信号を構成する水平走査ラインを所定の
第1クロックで前記複数のラインメモリに順次かつ繰り
返し書き込むと同時に、前記複数のラインメモリより所
定の第2クロックで時間を揃えてそれぞれの水平走査ラ
インを繰り返し読み出すラインメモリ制御手段と、 前記複数のラインメモリより時間を揃えて読み出された
複数の水平走査ラインの中から各水平走査周期毎に予め
設定された組合せで1つまたは複数の水平走査ラインを
選択し、その選択した水平走査ラインに基づいて前記標
準映像信号を構成する水平走査ラインを生成するライン
生成手段と、を具備することを特徴とする映像信号変換
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2228813A JPH04111586A (ja) | 1990-08-30 | 1990-08-30 | 映像信号変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2228813A JPH04111586A (ja) | 1990-08-30 | 1990-08-30 | 映像信号変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04111586A true JPH04111586A (ja) | 1992-04-13 |
Family
ID=16882264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2228813A Pending JPH04111586A (ja) | 1990-08-30 | 1990-08-30 | 映像信号変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04111586A (ja) |
-
1990
- 1990-08-30 JP JP2228813A patent/JPH04111586A/ja active Pending
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