JP3391788B2 - 画像処理回路 - Google Patents
画像処理回路Info
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- JP3391788B2 JP3391788B2 JP24586390A JP24586390A JP3391788B2 JP 3391788 B2 JP3391788 B2 JP 3391788B2 JP 24586390 A JP24586390 A JP 24586390A JP 24586390 A JP24586390 A JP 24586390A JP 3391788 B2 JP3391788 B2 JP 3391788B2
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- Television Signal Processing For Recording (AREA)
- Color Television Systems (AREA)
- Dot-Matrix Printers And Others (AREA)
- Color, Gradation (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、フレーム単位の画像出力を行うための画像
処理回路に関する。 ［従来の技術］ ビデオ・プリンタでは一般に、入力映像信号の輝度信
号及び色差信号を面順次のRGB信号に変換し、各R,G,Bの
信号をYe,Cy,Mg,Bkなどの印刷用の色信号に変換すると
共に所定のマスキングをかけ、１又は複数のライン・メ
モリにより垂直方向の所定数の画素信号を同時化してプ
リント・ヘッド・ユニットに印加する。即ち、プリント
時間を短縮するために、プリント・ヘッド・ユニットに
は、垂直方向の複数（又は全部）の画素を同時にプリン
トできる複数のノズル、ニードル等のドット印刷手段が
設けられており、当該プリント・ヘッド・ユニットを水
平方向に送って水平方向で印刷しながら、各水平位置
で、垂直方向の複数（又は全部）の画素が同時に印刷さ
れる。 ［発明が解決しようとする課題］ しかし、従来例では、例えば640×480画素のNTSC信号
の場合で、１フレームをプリントするのに、約63.9秒
（＝640×2/fv×３）必要になる。但しfvは垂直同期周
波数である。これでは、時間がかかりすぎる。高画質化
した場合には、横方向の有効画素数が増すので、更に時
間がかかる。 そこで本発明は、高速にフレーム画像を出力できる画
像処理回路を提示することを目的とする。 ［課題を解決するための手段］ 本発明に係る画像処理回路は、映像信号を構成する輝
度成分信号と色成分信号とに対して夫々２つのフィール
ドメモリを設け、前記各成分信号の前記２つのフィール
ドメモリの一方に第１フィールドの成分信号を、他方に
第２フィールドの成分信号を書き込み、前記各成分信号
の前記２つのフィールドメモリから垂直方向に整列する
位置の画像に対応する第１及び第２のフィールドの成分
信号を同時に順次読み出すことを特徴とする。 ［実施例］ 以下、図面を参照して本発明の実施例を説明する。 第１図は本発明の第１実施例の構成ブロック図を示
す。10は入力映像信号の輝度信号をディジタル化するA/
D変換器、12は色差信号Ｒ−Ｙをディジタル化するA/D変
換器、14は色差信号Ｂ−Ｙをディジタル化するA/D変換
器、16,18,20,22はFIFO（First−In First−Out）型の
フィールド・メモリであり、１フィールド分のデータを
記憶した後、リセット信号により内部カウンタが初期化
され、以後、A/D変換器10,12,14のサンプリング・クロ
ックに同期してデータを順次出力する。メモリ16,18に
は輝度データＹが入力され、メモリ20,22には色差デー
タＲ−Y,B−Ｙが入力される。 24はメモリ16,18の出力を選択するスイッチ、26はメ
モリ20,22の出力を選択するスイッチ、28はスイッチ24
の出力をアナログ信号に変換するD/A変換器、30,32はス
イッチ26の出力をアナログ信号に変換するD/A変換器、3
4はD/A変換器28,30,32の出力からテレビジョン信号を形
成するビデオ・エンコーダである。 36はメモリ16,20の出力からRGB信号を形成するRGBマ
トリクス回路、38はメモリ18,22の出力からRGB信号を形
成するRGBマトリクス回路、40,42はそれぞれ、RGBマト
リクス回路36,38のRGB出力を切り換えて面順次化するス
イッチ、44はスイッチ40,42の出力を切り換えて、点順
次化するスイッチ、46はスイッチ44からの点順次信号を
サンプリングして、垂直方向に並ぶ所定数の画素の信号
列を形成するライン・メモリ、48はYe,Cy,Mgなどへの変
換及びマスキング補正を行なう変換ROM、50はプリント
・ヘッド、52は変換ROM48の出力に従いプリント・ヘッ
ド50を制御するヘッド制御回路、54は、メモリ16,18,2
0,22,46を制御すると共に、スイッチ24,26,40,42,44の
切換えを制御する制御回路である。 第１図の動作を説明する。A/D変換器10によりディジ
タル化された輝度信号は、フィールド毎にメモリ16,18
に書き込まれ、A/D変換器12,14によりディジタル化され
た色差信号Ｒ−Y,B−Ｙは、フィールド毎にメモリ20,22
に書き込まれる。第２図はフィールド単位でのメモリ1
6,18及びスイッチ24の動作タイミング図を示す。RES1は
メモリ16,20に対するリセット信号、RES2はメモリ18,22
に対するリセット信号である。リセット信号RES1と同RE
S2には、フィールド単位で交互に0.5H（1Hは１水平走査
期間）の遅延を付与してある。これは、NTSC信号ではイ
ンターレース走査において1/fv＝262.5Hというように、
第１フィールドと第２フィールドで0.5Hのずれがあるた
めである。こうすることにより、メモリ16,18の出力か
ら、夫々、TV画面上で垂直方向に並ぶ画素の信号を同時
に得ることができる。 例えば、第１フィールドの輝度データをYmn、これに
対応して同じ走査線の同じ垂直位置に位置する第２フィ
ールドの輝度データをｙmnと表現するとすると、第３図
（１），（２）に示すように、メモリ16からデータYmn
が出力されるとき、同時にメモリ18からデータｙmnが出
力される。色差データについても同様に、画面上で同じ
走査線の同じ垂直位置の画素のデータがメモリ20,22か
ら同時に得られる。第３図は、水平走査線単位での、メ
モリ16,18,20,22の出力及びこれらから得られるライン
・メモリ46内のデータ列を示す。 このように第１フィールド及び第２フィールドの同じ
水平及び垂直位置の輝度データ及び色差データがそれぞ
れRGBマトリクス回路36,38に印加され、RGB信号に変換
される。スイッチ40,42をフィールド毎のRGBマトリクス
回路36,38のRGB出力に切り換えることにより、面順次RG
B信号に変換する。スイッチ40,42の出力が赤（Ｒ）信号
である場合の出力信号を夫々第３図（３），（４）に示
す。Rmnは第１フィールドの赤信号、ｒmnは第２フィー
ルドの赤信号を示す。スイッチ44を高速に切り換えるこ
とによりスイッチ40,42の出力を順次化し、第３図
（５）に示すような点順次信号にする。 ライン・メモリ46は、スイッチ44の出力を適当にサン
プリングして、垂直方向に並ぶ画素の信号列（第３図
（６））を形成して、出力する。ライン・メモリの出力
は、変換ROM48により印刷用の色信号に変換され、マス
キング等の補正をされ、ヘッド制御回路52を介してプリ
ンタ・ヘッド50に印加される。 TV出力に関しては、スイッチ24,26により、メモリ16,
18;20,22の出力を切り換えることにより、適切な第１フ
ィールド及び第２フィールドの信号を得ることができ、
スイッチ24,26の出力をD/A変換器28,30,32でアナログ信
号に変換し、ビデオ・エンコーダ34によりテレビジョン
信号に変換して出力する。 第４図は、入力映像信号が輝度信号と色差線順次信号
からなる場合の実施例の構成ブロック図を示す。56は入
力映像信号の輝度信号をディジタル化するA/D変換器、5
7は色差線順次信号をディジタル化するA/D変換器、58,5
9,60,61はメモリ16,18,20,22と同様のFIFOフィールド・
メモリ、62はメモリ58,59の出力を選択するスイッチ、6
4,66はメモリ60,61の出力を選択するスイッチ、68,69,7
0はD/A変換器、72は同期信号を加算する加算器、74は加
算器72の出力及びD/A変喚起69,70の出力からテレビジョ
ン信号を形成するビデオ・エンコーダである。 76はメモリ58及びスイッチ64,66の出力からRGB信号を
形成するRGBマトリクス回路、78はメモリ59及びスイッ
チ64,66の出力からRGB信号を形成するRGBマトリクス回
路、80,82はスイッチ40,42と同様の面順次化スイッチ、
84はスイッチ44と同様の点順次化スイッチ、86はライン
・メモリ46と同様のライン・メモリ、88は変換ROM48と
同様の変換ROM、90はプリント・ヘッド50と同様のプリ
ント・ヘッド、92はヘッド制御回路52と同様のヘッド制
御回路、94は、メモリ58,59,60,61,86を制御すると共
に、スイッチ62,64,66,80,82,84の切換えを制御する制
御回路である。 第５図は色差線順次信号と輝度信号との一般的な関係
を示す。第５図で、fYnは第１フィールドの輝度信号、f
ynは第２フィールドの輝度信号を示す。色差線順次信号
では、各輝度信号fYn,fynに対して１つ色差信号が欠落
しているので、通常は、この補間のためにライン・メモ
リが必要であった。 しかし、第４図に図示した実施例では、補間のための
ライン・メモリが不要になる。この理由を第６図及び第
７図を参照して説明する。メモリ58〜61からは、第１図
の実施例と同様にして、垂直方向に並ぶ画素の信号が同
時に出力される。フレーム単位で色差信号を考えると、
Ｒ−Y,R−Y,B−Y,B−Y'R−Ｙ、・・・というように、２
つずつ同一の色差信号が垂直方向に並ぶ。メモリ60,61
の出力は垂直方向にそろった色差信号であるので、例え
ば第５図の＃3,＃４の場合では、第６図に示すように、
fY1,fy1に対して、Ｒ−Y1,B−Y1がメモリ60,61から出力
される。本実施例では、この信号を用いて第１フィール
ドと第２フィールドの色差信号として扱う。 第５図の＃1,＃２については、第７図に示すように、
fY1,fy1に対して同一色として出力されるので、互いに
補間できない。この時は、＃3,＃４の場合における第１
フィールドと第２フィールドの関係を逆転させる。即
ち、fynが奇フィールドなら＃1,＃２ではこれを偶フィ
ールドとし、そして水平の第１走査を１ラインずらし、
fy2からスタートさせる。これは結果的には、TVに対し
て１走査線、上にスクロールしたことになる。なお、こ
の時発生する同期信号の乱れは、制御回路94が発生する
疑似同期信号により吸収する。従って、メモリ58,59,6
0,61には、垂直帰線期間等の垂直ブランキング期間は書
き込みを行なう必要はなく、また読み出し時にも、疑似
同期信号発生中は読み出しを停止する。 このようにしてスイッチ64からは色差信号Ｒ−Ｙが得
られ、スイッチ66からは色差信号Ｂ−Ｙが得られる。RG
Bマトリク回路76,78以降の処理は、第１図の実施例と同
じであり、またTV出力も同様である。 ［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、同時化手段を別途設けることなく、垂直方向に整
列する位置の画像を順次出力することができ、フレーム
メモリを用いた場合に比べて高速にフレーム単位の画像
を出力することができる。
処理回路に関する。 ［従来の技術］ ビデオ・プリンタでは一般に、入力映像信号の輝度信
号及び色差信号を面順次のRGB信号に変換し、各R,G,Bの
信号をYe,Cy,Mg,Bkなどの印刷用の色信号に変換すると
共に所定のマスキングをかけ、１又は複数のライン・メ
モリにより垂直方向の所定数の画素信号を同時化してプ
リント・ヘッド・ユニットに印加する。即ち、プリント
時間を短縮するために、プリント・ヘッド・ユニットに
は、垂直方向の複数（又は全部）の画素を同時にプリン
トできる複数のノズル、ニードル等のドット印刷手段が
設けられており、当該プリント・ヘッド・ユニットを水
平方向に送って水平方向で印刷しながら、各水平位置
で、垂直方向の複数（又は全部）の画素が同時に印刷さ
れる。 ［発明が解決しようとする課題］ しかし、従来例では、例えば640×480画素のNTSC信号
の場合で、１フレームをプリントするのに、約63.9秒
（＝640×2/fv×３）必要になる。但しfvは垂直同期周
波数である。これでは、時間がかかりすぎる。高画質化
した場合には、横方向の有効画素数が増すので、更に時
間がかかる。 そこで本発明は、高速にフレーム画像を出力できる画
像処理回路を提示することを目的とする。 ［課題を解決するための手段］ 本発明に係る画像処理回路は、映像信号を構成する輝
度成分信号と色成分信号とに対して夫々２つのフィール
ドメモリを設け、前記各成分信号の前記２つのフィール
ドメモリの一方に第１フィールドの成分信号を、他方に
第２フィールドの成分信号を書き込み、前記各成分信号
の前記２つのフィールドメモリから垂直方向に整列する
位置の画像に対応する第１及び第２のフィールドの成分
信号を同時に順次読み出すことを特徴とする。 ［実施例］ 以下、図面を参照して本発明の実施例を説明する。 第１図は本発明の第１実施例の構成ブロック図を示
す。10は入力映像信号の輝度信号をディジタル化するA/
D変換器、12は色差信号Ｒ−Ｙをディジタル化するA/D変
換器、14は色差信号Ｂ−Ｙをディジタル化するA/D変換
器、16,18,20,22はFIFO（First−In First−Out）型の
フィールド・メモリであり、１フィールド分のデータを
記憶した後、リセット信号により内部カウンタが初期化
され、以後、A/D変換器10,12,14のサンプリング・クロ
ックに同期してデータを順次出力する。メモリ16,18に
は輝度データＹが入力され、メモリ20,22には色差デー
タＲ−Y,B−Ｙが入力される。 24はメモリ16,18の出力を選択するスイッチ、26はメ
モリ20,22の出力を選択するスイッチ、28はスイッチ24
の出力をアナログ信号に変換するD/A変換器、30,32はス
イッチ26の出力をアナログ信号に変換するD/A変換器、3
4はD/A変換器28,30,32の出力からテレビジョン信号を形
成するビデオ・エンコーダである。 36はメモリ16,20の出力からRGB信号を形成するRGBマ
トリクス回路、38はメモリ18,22の出力からRGB信号を形
成するRGBマトリクス回路、40,42はそれぞれ、RGBマト
リクス回路36,38のRGB出力を切り換えて面順次化するス
イッチ、44はスイッチ40,42の出力を切り換えて、点順
次化するスイッチ、46はスイッチ44からの点順次信号を
サンプリングして、垂直方向に並ぶ所定数の画素の信号
列を形成するライン・メモリ、48はYe,Cy,Mgなどへの変
換及びマスキング補正を行なう変換ROM、50はプリント
・ヘッド、52は変換ROM48の出力に従いプリント・ヘッ
ド50を制御するヘッド制御回路、54は、メモリ16,18,2
0,22,46を制御すると共に、スイッチ24,26,40,42,44の
切換えを制御する制御回路である。 第１図の動作を説明する。A/D変換器10によりディジ
タル化された輝度信号は、フィールド毎にメモリ16,18
に書き込まれ、A/D変換器12,14によりディジタル化され
た色差信号Ｒ−Y,B−Ｙは、フィールド毎にメモリ20,22
に書き込まれる。第２図はフィールド単位でのメモリ1
6,18及びスイッチ24の動作タイミング図を示す。RES1は
メモリ16,20に対するリセット信号、RES2はメモリ18,22
に対するリセット信号である。リセット信号RES1と同RE
S2には、フィールド単位で交互に0.5H（1Hは１水平走査
期間）の遅延を付与してある。これは、NTSC信号ではイ
ンターレース走査において1/fv＝262.5Hというように、
第１フィールドと第２フィールドで0.5Hのずれがあるた
めである。こうすることにより、メモリ16,18の出力か
ら、夫々、TV画面上で垂直方向に並ぶ画素の信号を同時
に得ることができる。 例えば、第１フィールドの輝度データをYmn、これに
対応して同じ走査線の同じ垂直位置に位置する第２フィ
ールドの輝度データをｙmnと表現するとすると、第３図
（１），（２）に示すように、メモリ16からデータYmn
が出力されるとき、同時にメモリ18からデータｙmnが出
力される。色差データについても同様に、画面上で同じ
走査線の同じ垂直位置の画素のデータがメモリ20,22か
ら同時に得られる。第３図は、水平走査線単位での、メ
モリ16,18,20,22の出力及びこれらから得られるライン
・メモリ46内のデータ列を示す。 このように第１フィールド及び第２フィールドの同じ
水平及び垂直位置の輝度データ及び色差データがそれぞ
れRGBマトリクス回路36,38に印加され、RGB信号に変換
される。スイッチ40,42をフィールド毎のRGBマトリクス
回路36,38のRGB出力に切り換えることにより、面順次RG
B信号に変換する。スイッチ40,42の出力が赤（Ｒ）信号
である場合の出力信号を夫々第３図（３），（４）に示
す。Rmnは第１フィールドの赤信号、ｒmnは第２フィー
ルドの赤信号を示す。スイッチ44を高速に切り換えるこ
とによりスイッチ40,42の出力を順次化し、第３図
（５）に示すような点順次信号にする。 ライン・メモリ46は、スイッチ44の出力を適当にサン
プリングして、垂直方向に並ぶ画素の信号列（第３図
（６））を形成して、出力する。ライン・メモリの出力
は、変換ROM48により印刷用の色信号に変換され、マス
キング等の補正をされ、ヘッド制御回路52を介してプリ
ンタ・ヘッド50に印加される。 TV出力に関しては、スイッチ24,26により、メモリ16,
18;20,22の出力を切り換えることにより、適切な第１フ
ィールド及び第２フィールドの信号を得ることができ、
スイッチ24,26の出力をD/A変換器28,30,32でアナログ信
号に変換し、ビデオ・エンコーダ34によりテレビジョン
信号に変換して出力する。 第４図は、入力映像信号が輝度信号と色差線順次信号
からなる場合の実施例の構成ブロック図を示す。56は入
力映像信号の輝度信号をディジタル化するA/D変換器、5
7は色差線順次信号をディジタル化するA/D変換器、58,5
9,60,61はメモリ16,18,20,22と同様のFIFOフィールド・
メモリ、62はメモリ58,59の出力を選択するスイッチ、6
4,66はメモリ60,61の出力を選択するスイッチ、68,69,7
0はD/A変換器、72は同期信号を加算する加算器、74は加
算器72の出力及びD/A変喚起69,70の出力からテレビジョ
ン信号を形成するビデオ・エンコーダである。 76はメモリ58及びスイッチ64,66の出力からRGB信号を
形成するRGBマトリクス回路、78はメモリ59及びスイッ
チ64,66の出力からRGB信号を形成するRGBマトリクス回
路、80,82はスイッチ40,42と同様の面順次化スイッチ、
84はスイッチ44と同様の点順次化スイッチ、86はライン
・メモリ46と同様のライン・メモリ、88は変換ROM48と
同様の変換ROM、90はプリント・ヘッド50と同様のプリ
ント・ヘッド、92はヘッド制御回路52と同様のヘッド制
御回路、94は、メモリ58,59,60,61,86を制御すると共
に、スイッチ62,64,66,80,82,84の切換えを制御する制
御回路である。 第５図は色差線順次信号と輝度信号との一般的な関係
を示す。第５図で、fYnは第１フィールドの輝度信号、f
ynは第２フィールドの輝度信号を示す。色差線順次信号
では、各輝度信号fYn,fynに対して１つ色差信号が欠落
しているので、通常は、この補間のためにライン・メモ
リが必要であった。 しかし、第４図に図示した実施例では、補間のための
ライン・メモリが不要になる。この理由を第６図及び第
７図を参照して説明する。メモリ58〜61からは、第１図
の実施例と同様にして、垂直方向に並ぶ画素の信号が同
時に出力される。フレーム単位で色差信号を考えると、
Ｒ−Y,R−Y,B−Y,B−Y'R−Ｙ、・・・というように、２
つずつ同一の色差信号が垂直方向に並ぶ。メモリ60,61
の出力は垂直方向にそろった色差信号であるので、例え
ば第５図の＃3,＃４の場合では、第６図に示すように、
fY1,fy1に対して、Ｒ−Y1,B−Y1がメモリ60,61から出力
される。本実施例では、この信号を用いて第１フィール
ドと第２フィールドの色差信号として扱う。 第５図の＃1,＃２については、第７図に示すように、
fY1,fy1に対して同一色として出力されるので、互いに
補間できない。この時は、＃3,＃４の場合における第１
フィールドと第２フィールドの関係を逆転させる。即
ち、fynが奇フィールドなら＃1,＃２ではこれを偶フィ
ールドとし、そして水平の第１走査を１ラインずらし、
fy2からスタートさせる。これは結果的には、TVに対し
て１走査線、上にスクロールしたことになる。なお、こ
の時発生する同期信号の乱れは、制御回路94が発生する
疑似同期信号により吸収する。従って、メモリ58,59,6
0,61には、垂直帰線期間等の垂直ブランキング期間は書
き込みを行なう必要はなく、また読み出し時にも、疑似
同期信号発生中は読み出しを停止する。 このようにしてスイッチ64からは色差信号Ｒ−Ｙが得
られ、スイッチ66からは色差信号Ｂ−Ｙが得られる。RG
Bマトリク回路76,78以降の処理は、第１図の実施例と同
じであり、またTV出力も同様である。 ［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、同時化手段を別途設けることなく、垂直方向に整
列する位置の画像を順次出力することができ、フレーム
メモリを用いた場合に比べて高速にフレーム単位の画像
を出力することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成ブロック図、第２図は
メモリ16,18及びスイッチ24の動作タイミング図、第３
図はメモリ16,18,20,22の出力からライン・メモリ46ま
での動作タイミング図、第４図は本発明の別の実施例の
構成ブロック図、第５図は色差線順次信号の説明図、第
６図及び第７図は第４図における色差線順次信号の同時
化のタイミング図である。 10,12,14,56,57:A/D変換器、16,18,20,22,58,59,60,61:
FIFO型フィールド・メモリ、24,26,62,64,66:スイッ
チ、28,30,32,68,69,70:D/A変換器、34,74:ビデオ・エ
ンコーダ、36,38,76,78:RGBマトリクス回路、40,42,80,
82:面順次化スイッチ、44,84:点順次化スイッチ、46,8
6:ライン・メモリ、48,88:変換ROM、50,90:プリント・
ヘッド、52,92:ヘッド制御回路、54,94:制御回路、72:
加算器
メモリ16,18及びスイッチ24の動作タイミング図、第３
図はメモリ16,18,20,22の出力からライン・メモリ46ま
での動作タイミング図、第４図は本発明の別の実施例の
構成ブロック図、第５図は色差線順次信号の説明図、第
６図及び第７図は第４図における色差線順次信号の同時
化のタイミング図である。 10,12,14,56,57:A/D変換器、16,18,20,22,58,59,60,61:
FIFO型フィールド・メモリ、24,26,62,64,66:スイッ
チ、28,30,32,68,69,70:D/A変換器、34,74:ビデオ・エ
ンコーダ、36,38,76,78:RGBマトリクス回路、40,42,80,
82:面順次化スイッチ、44,84:点順次化スイッチ、46,8
6:ライン・メモリ、48,88:変換ROM、50,90:プリント・
ヘッド、52,92:ヘッド制御回路、54,94:制御回路、72:
加算器
フロントページの続き
(56)参考文献 特開 平２−219395（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 9/44 - 11/24
Claims (1)
- (57)【特許請求の範囲】 【請求項１】映像信号を構成する輝度成分信号と色成分
信号とに対して夫々２つのフィールドメモリを設け、前
記各成分信号の前記２つのフィールドメモリの一方に第
１フィールドの成分信号を、他方に第２フィールドの成
分信号を書き込み、前記各成分信号の前記２つのフィー
ルドメモリから垂直方向に整列する位置の画像に対応す
る第１及び第２のフィールドの成分信号を同時に順次読
み出すことを特徴とする画像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24586390A JP3391788B2 (ja) | 1990-09-14 | 1990-09-14 | 画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24586390A JP3391788B2 (ja) | 1990-09-14 | 1990-09-14 | 画像処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123684A JPH04123684A (ja) | 1992-04-23 |
| JP3391788B2 true JP3391788B2 (ja) | 2003-03-31 |
Family
ID=17139944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24586390A Expired - Fee Related JP3391788B2 (ja) | 1990-09-14 | 1990-09-14 | 画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391788B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876724A (en) * | 1988-04-29 | 1989-10-24 | Toshiba America, Inc. | Personal sound system |
-
1990
- 1990-09-14 JP JP24586390A patent/JP3391788B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04123684A (ja) | 1992-04-23 |
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