JPH04111294A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04111294A JPH04111294A JP2230301A JP23030190A JPH04111294A JP H04111294 A JPH04111294 A JP H04111294A JP 2230301 A JP2230301 A JP 2230301A JP 23030190 A JP23030190 A JP 23030190A JP H04111294 A JPH04111294 A JP H04111294A
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- JP
- Japan
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000011159 matrix material Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 11
- 238000009826 distribution Methods 0.000 abstract description 3
- 101100421135 Caenorhabditis elegans sel-5 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１又上二五足分立
この発明は、ユーザが使用段階において１ピツト品また
は４ピツト品に設定可能なりＲＡＭに関する。
は４ピツト品に設定可能なりＲＡＭに関する。
従速４ｕ眉扛
従来、ＤＲＡＭの入出力ビット数の１ピツト品と４ピツ
ト品は、半導体ウェーハの拡散工程から組立て工程まで
、全て別品種として扱われていた。最近では、拡散工程
を１ピツト・４ビツト共通品として製造し、組立工程の
ボンディング工程で、１ピツト品と４ピツト品を作り分
ける製法が使われているが、ボンディング工程以降は別
品種として扱われている。
ト品は、半導体ウェーハの拡散工程から組立て工程まで
、全て別品種として扱われていた。最近では、拡散工程
を１ピツト・４ビツト共通品として製造し、組立工程の
ボンディング工程で、１ピツト品と４ピツト品を作り分
ける製法が使われているが、ボンディング工程以降は別
品種として扱われている。
よ
ところで、上記の従来のＤＲＡＭは、ボンディング工程
で１ピツト品と４ピツト品を作り分けるボンディングオ
プション製法を使っても、ボンディング工程以降は別品
種として扱わなければならす、組立工程はむろん、流通
面でも品種が多いことから在庫量も増加し、ユーザの需
要をたえず注意しておく必要があり、コスト低減の障害
となっている。また、１ピツト品は４ピツト品に比べ、
選別時のテストタイムも長くなるという欠点もあった。
で１ピツト品と４ピツト品を作り分けるボンディングオ
プション製法を使っても、ボンディング工程以降は別品
種として扱わなければならす、組立工程はむろん、流通
面でも品種が多いことから在庫量も増加し、ユーザの需
要をたえず注意しておく必要があり、コスト低減の障害
となっている。また、１ピツト品は４ピツト品に比べ、
選別時のテストタイムも長くなるという欠点もあった。
＝、町ｔ ′ ７ための
この発明のＤＲＡＭは、パッケージピンに入出力ビット
数を選択するセレクトピンをもち、内部回路には、前記
セレクトピンに与えられる信号に応じて入出力ピンを切
り換えるスイッチングマトリクス回路および入出力ポー
ト切り換えスイ・ソチを付加したＤＲＡＭ回路構成とな
っている。
数を選択するセレクトピンをもち、内部回路には、前記
セレクトピンに与えられる信号に応じて入出力ピンを切
り換えるスイッチングマトリクス回路および入出力ポー
ト切り換えスイ・ソチを付加したＤＲＡＭ回路構成とな
っている。
作且
上記の構成によると、ユーザがＤＲＡＭを実装時にセレ
クトピンをＨｉまたはＬｏｗに指定することにより、内
部回路のスイッチングマトリクス回路および入出力ポー
ト切り換えスイッチが協働して、入出力ピンを１ビット
品または４ビット品に切り換えることができ、ユーザは
同一のＤＲＡＭを１ビット品、４ビット品のどちらにも
使用できる。
クトピンをＨｉまたはＬｏｗに指定することにより、内
部回路のスイッチングマトリクス回路および入出力ポー
ト切り換えスイッチが協働して、入出力ピンを１ビット
品または４ビット品に切り換えることができ、ユーザは
同一のＤＲＡＭを１ビット品、４ビット品のどちらにも
使用できる。
災篩り一
以下、この発明について図面を参照して説明する。第１
図はこの発明の一実施例のＩＭＤＲＡＭの内部回路のブ
ロック図である。また、第２図はこの実施例のパッケー
ジ上のピン配置図である。
図はこの発明の一実施例のＩＭＤＲＡＭの内部回路のブ
ロック図である。また、第２図はこの実施例のパッケー
ジ上のピン配置図である。
図において、入出力ビット数を選択するセレク）・ピン
Ｓ Ｅ Ｊ、 ５に与えられる信号によって動作する入
出力ポート切り換えスイッチ１およびスイッチングマト
リクス回路２を設けた点を除いては、従来のＩＭＤＲＡ
Ｍと同様であるので、その説明を省略する。
Ｓ Ｅ Ｊ、 ５に与えられる信号によって動作する入
出力ポート切り換えスイッチ１およびスイッチングマト
リクス回路２を設けた点を除いては、従来のＩＭＤＲＡ
Ｍと同様であるので、その説明を省略する。
次に、上記のＤＲＡＭの動作について説明する。パッケ
ージ上のＳＥＬピンを第２図■のようにＨｉまたは第２
図ＣＢ）のようにＬｏｗに設定することにより、入出力
ポート切り換えスイッチ１が１ビツト側もしくは４ビツ
ト側に設定される。さらに、入出力線とパッケージの１
〜４，２２〜２５ピンを接続しているスイッチングマト
リクス回路２が、１ビツト用もしくは４ビツト用に設定
される。
ージ上のＳＥＬピンを第２図■のようにＨｉまたは第２
図ＣＢ）のようにＬｏｗに設定することにより、入出力
ポート切り換えスイッチ１が１ビツト側もしくは４ビツ
ト側に設定される。さらに、入出力線とパッケージの１
〜４，２２〜２５ピンを接続しているスイッチングマト
リクス回路２が、１ビツト用もしくは４ビツト用に設定
される。
この実施例によれば、ユーザがＤＲＡＭ実装時に、ＳＥ
Ｌピンに与える信号をＨｉまたはＬ ｏ ｗに指定する
ことで、１ビット品としても４ビット品としても使用で
きるという利点がある。
Ｌピンに与える信号をＨｉまたはＬ ｏ ｗに指定する
ことで、１ビット品としても４ビット品としても使用で
きるという利点がある。
発朋！じ九敦
以上説明したように、この発明はＤＲＡＭ実装時に、１
ビット品としても４ビット品としても使用できるように
したことにより、ＤＲＡＭ製造工程、流通過程での品種
統一ができ、在庫数の低減、ＤＲＡＭコストの低減がで
きる。さらに、選別工程では、すべて４ビット品として
測定できるため、テスト時間短縮、処理能力向上ができ
る効果がある。
ビット品としても４ビット品としても使用できるように
したことにより、ＤＲＡＭ製造工程、流通過程での品種
統一ができ、在庫数の低減、ＤＲＡＭコストの低減がで
きる。さらに、選別工程では、すべて４ビット品として
測定できるため、テスト時間短縮、処理能力向上ができ
る効果がある。
第１図はこの発明の一実施例のＩＭＤＲＡＭの回路ブロ
ック図、第２図（Ａ）、 ＣＢ）はこの実施例のパッケ
ージピン対応図である。 １・・・入出力ポート切り換えスイッチ、２・・・スイ
ッチングマトリクス回路、ＳＥＬ・・・セレクトピン。 ｂｒｔ （Ａ） ｂｒｔ （Ｂ） 第２図
ック図、第２図（Ａ）、 ＣＢ）はこの実施例のパッケ
ージピン対応図である。 １・・・入出力ポート切り換えスイッチ、２・・・スイ
ッチングマトリクス回路、ＳＥＬ・・・セレクトピン。 ｂｒｔ （Ａ） ｂｒｔ （Ｂ） 第２図
Claims (1)
- 【特許請求の範囲】 ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に
おいて、 パッケージピンに入出力ビット数を選択するセレクトピ
ンを持ち、内部回路には前記セレクトピンに与えられる
信号に応じて入出力ピンを切り換えるスイッチングマト
リクス回路および入出力ポート切換スイッチを具備する
ことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230301A JPH04111294A (ja) | 1990-08-30 | 1990-08-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230301A JPH04111294A (ja) | 1990-08-30 | 1990-08-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111294A true JPH04111294A (ja) | 1992-04-13 |
Family
ID=16905686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2230301A Pending JPH04111294A (ja) | 1990-08-30 | 1990-08-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111294A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653727B2 (en) * | 2002-04-17 | 2003-11-25 | Samsung Electronics Co., Ltd. | Semiconductor chip package with direction-flexible mountability |
-
1990
- 1990-08-30 JP JP2230301A patent/JPH04111294A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653727B2 (en) * | 2002-04-17 | 2003-11-25 | Samsung Electronics Co., Ltd. | Semiconductor chip package with direction-flexible mountability |
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