JPH0411127B2 - - Google Patents
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- JPH0411127B2 JPH0411127B2 JP60131295A JP13129585A JPH0411127B2 JP H0411127 B2 JPH0411127 B2 JP H0411127B2 JP 60131295 A JP60131295 A JP 60131295A JP 13129585 A JP13129585 A JP 13129585A JP H0411127 B2 JPH0411127 B2 JP H0411127B2
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- Japan
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- emitter
- voltage
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- 230000005669 field effect Effects 0.000 description 7
- 230000006378 damage Effects 0.000 description 3
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- 239000004065 semiconductor Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
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- 239000000969 carrier Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
Landscapes
- Electronic Switches (AREA)
Description
本発明は第１のバイポーラトランジスタと、第
２の電界効果型又はバイポーラトランジスタとの
２つの複合トランジスタを主体とする装置に関す
る。
２の電界効果型又はバイポーラトランジスタとの
２つの複合トランジスタを主体とする装置に関す
る。
以下各図の説明において同一の符号は同一又は
相当部分を示す。 まず第２図に基づいて従来技術とその問題点を
説明する。第２図はいわゆるカスコード
（Cascode）接続と呼ばれるこの種の複合トラン
ジスタからなる回路の１例を示す。 第２図においてＱ１は主となるバイポーラトラ
ンジスタ（以下BPTと呼ぶ）、Ｑ２はこの例では
電界効果トランジスタ（以下FETと呼ぶ）、ZD
１はツエナダイオードである。 BPTQ１のコレクタＣ・エミツタＥと、FETQ
２のドレインＤ・ソースＳとは、エミツタＥとド
レインＤにおいて直列に接続されており、図外の
負荷に供給される電流（便宜上コレクタ電流と呼
ぶ）ICを開閉する。なおトランジスタＱ１とＱ
２を合わせ便宜上複合トランジスタと呼ぶ。また
BPTQ１のベースＢとFETQ２のソースＳ間には
ベースＢ側がカソード側となるようにツエナダイ
オードZD１が接続されている。 FETQ２のゲートＧ・ソースＳ間には図外の駆
動回路を介して、コレクタ電流ICのオン、オフ
を指令する開閉信号電圧eGが与えられ、また
BPTQ１のベースＢとFETQ２のソースＳ間に設
けられたベース電源EBを介して、FETQ２のオ
ンの際、前記ベースＢにはベース電流IB１が供
給される。 この回路は一般にFETのスイツチング速度が
バイポーラトランジスタより速いことに着目し
て、高速、低耐圧のFETQ２と低速、高耐圧のバ
イポーラトランジスタＱ１とを組合わせ高速、高
耐圧の複合スイツチング素子を得ようとする回路
である。 すなわちまず複合トランジスタＱ１，Ｑ２をタ
ーンオンさせる場合を述べると、この回路では、
BPTQ１のエミツタＥにFETQ２が接続されてベ
ース電流IB１を開閉し得るところから、BPTQ
１のベースＢに与えられるベース電圧eBは比較
的高い電圧とすることができるので、FETQ２に
該トランジスタＱ２をターンオンさせるべき開閉
信号電圧eGを与えると、そのドレインＤ・ソー
スＳ間電圧VDSが急峻に下降することによつて
ベース電流IB１を急峻に立上がらせ、BPTQ１、
従つて複合トランジスタＱ１，Ｑ２を急速にター
ンオンさせることができる。なおこの場合のツエ
ナダイオードZD１はオフ（無通電）状態にある。 他方複合トランジスタＱ１，Ｑ２をターンオフ
させる場合には、FETQ２に該トランジスタＱ２
をターンオフさせるべき開閉信号電圧eGを与え
ると、FETQ２のドレイン・ソース間電圧VDS
が急峻に高まり、自身に流れるコレクタ電流IC
を遮断する。この瞬間BPTQ１のベース・エミ
ツタを流れていたコレクタ電流ICはツエナダイ
オードZD１に転流する。このようにしてBPTQ
１のベース部の蓄積キヤリアは急速に放出される
ので、該トランジスタＱ１、従つて複合トランジ
スタＱ１，Ｑ２は急速にターンオフし、コレクタ
電流ICを遮断することができる。 なお、ここで前記の転流路にツエナダイオード
ZD１を用いた理由は、FETQ２のターンオフ時、
すなわちコレクタ電流ICの前記の転流の際には、
FETQ２のドレイン・ソース間電圧VDSをター
ンオフ可能な限界電圧（スイツチング阻止電圧
BVDS）以下に保ち、他方複合トランジスタＱ
１，Ｑ２がオンしている場合には、ベース電源
EBからBPTQ１のベースＢ側に供給されるベー
ス電流IB１がツエナダイオードZD１に無駄に分
流することを阻止し、有効にベース電流となるよ
うにするためである。 ところで現実のこの種の装置においては、
FETQ２の前記のターンオフの際、第２図の点線
部のようにBPTQ１のエミツタＥとFETQ２のド
レインＤとの間の配線を浮遊インダクタンスＬ１
が、その電流を維持するように過渡的な過電圧
（スパイク電圧）を発生し、FETQ２を破壊する
場合がある。 なおこの場合、FETQFETのターンオフ時間
を遅くする何らかの手段を設ければ、前記スパイ
ク電圧が小となりFETQ２の破壊は防止できる
が、そうすると他方、複合トランジスタＱ１，Ｑ
２の全体のスイツチング時間が大となるため、こ
の回路を高周波回路に適用したという本来の目的
を達成することがでくなくなる。
相当部分を示す。 まず第２図に基づいて従来技術とその問題点を
説明する。第２図はいわゆるカスコード
（Cascode）接続と呼ばれるこの種の複合トラン
ジスタからなる回路の１例を示す。 第２図においてＱ１は主となるバイポーラトラ
ンジスタ（以下BPTと呼ぶ）、Ｑ２はこの例では
電界効果トランジスタ（以下FETと呼ぶ）、ZD
１はツエナダイオードである。 BPTQ１のコレクタＣ・エミツタＥと、FETQ
２のドレインＤ・ソースＳとは、エミツタＥとド
レインＤにおいて直列に接続されており、図外の
負荷に供給される電流（便宜上コレクタ電流と呼
ぶ）ICを開閉する。なおトランジスタＱ１とＱ
２を合わせ便宜上複合トランジスタと呼ぶ。また
BPTQ１のベースＢとFETQ２のソースＳ間には
ベースＢ側がカソード側となるようにツエナダイ
オードZD１が接続されている。 FETQ２のゲートＧ・ソースＳ間には図外の駆
動回路を介して、コレクタ電流ICのオン、オフ
を指令する開閉信号電圧eGが与えられ、また
BPTQ１のベースＢとFETQ２のソースＳ間に設
けられたベース電源EBを介して、FETQ２のオ
ンの際、前記ベースＢにはベース電流IB１が供
給される。 この回路は一般にFETのスイツチング速度が
バイポーラトランジスタより速いことに着目し
て、高速、低耐圧のFETQ２と低速、高耐圧のバ
イポーラトランジスタＱ１とを組合わせ高速、高
耐圧の複合スイツチング素子を得ようとする回路
である。 すなわちまず複合トランジスタＱ１，Ｑ２をタ
ーンオンさせる場合を述べると、この回路では、
BPTQ１のエミツタＥにFETQ２が接続されてベ
ース電流IB１を開閉し得るところから、BPTQ
１のベースＢに与えられるベース電圧eBは比較
的高い電圧とすることができるので、FETQ２に
該トランジスタＱ２をターンオンさせるべき開閉
信号電圧eGを与えると、そのドレインＤ・ソー
スＳ間電圧VDSが急峻に下降することによつて
ベース電流IB１を急峻に立上がらせ、BPTQ１、
従つて複合トランジスタＱ１，Ｑ２を急速にター
ンオンさせることができる。なおこの場合のツエ
ナダイオードZD１はオフ（無通電）状態にある。 他方複合トランジスタＱ１，Ｑ２をターンオフ
させる場合には、FETQ２に該トランジスタＱ２
をターンオフさせるべき開閉信号電圧eGを与え
ると、FETQ２のドレイン・ソース間電圧VDS
が急峻に高まり、自身に流れるコレクタ電流IC
を遮断する。この瞬間BPTQ１のベース・エミ
ツタを流れていたコレクタ電流ICはツエナダイ
オードZD１に転流する。このようにしてBPTQ
１のベース部の蓄積キヤリアは急速に放出される
ので、該トランジスタＱ１、従つて複合トランジ
スタＱ１，Ｑ２は急速にターンオフし、コレクタ
電流ICを遮断することができる。 なお、ここで前記の転流路にツエナダイオード
ZD１を用いた理由は、FETQ２のターンオフ時、
すなわちコレクタ電流ICの前記の転流の際には、
FETQ２のドレイン・ソース間電圧VDSをター
ンオフ可能な限界電圧（スイツチング阻止電圧
BVDS）以下に保ち、他方複合トランジスタＱ
１，Ｑ２がオンしている場合には、ベース電源
EBからBPTQ１のベースＢ側に供給されるベー
ス電流IB１がツエナダイオードZD１に無駄に分
流することを阻止し、有効にベース電流となるよ
うにするためである。 ところで現実のこの種の装置においては、
FETQ２の前記のターンオフの際、第２図の点線
部のようにBPTQ１のエミツタＥとFETQ２のド
レインＤとの間の配線を浮遊インダクタンスＬ１
が、その電流を維持するように過渡的な過電圧
（スパイク電圧）を発生し、FETQ２を破壊する
場合がある。 なおこの場合、FETQFETのターンオフ時間
を遅くする何らかの手段を設ければ、前記スパイ
ク電圧が小となりFETQ２の破壊は防止できる
が、そうすると他方、複合トランジスタＱ１，Ｑ
２の全体のスイツチング時間が大となるため、こ
の回路を高周波回路に適用したという本来の目的
を達成することがでくなくなる。
本発明は前記の問題を取除き、前記浮遊インダ
クタンスＬ１を有効に活用しつつ、前記複合トラ
ンジスタを高周波スイツチング回路に適用させる
ことができきる半導体装置を提供することを目的
とする。
クタンスＬ１を有効に活用しつつ、前記複合トラ
ンジスタを高周波スイツチング回路に適用させる
ことができきる半導体装置を提供することを目的
とする。
本発明の要点は、第１の（バイポーラ）トラン
ジスタのエミツタと第２の（電界効果型又はバイ
ポーラ）トランジスタのドレイン（コレクタ）と
を接続し、第１のトランジスタのベースと第２の
トランジスタのソース（エミツタ）との間に補助
直流電源（ベース電源など）を接続して第１のト
ランジスタにベース電流を供給し得るようにする
と共に、 第２のトランジスタのゲート（ベース）とソー
ス（エミツタ）との間に開閉信号電圧を与え、第
１のトランジスタのコレクタ・エミツタと第２の
トランジスタのドレイン・ソース（コレクタ・エ
ミツタ）との直列回路を介して、外部に供給され
る電流の開閉を行う（いわゆるカスコード接続
の）装置において、 第３の（バイポーラ又は電界効果型）トランジ
スタのコレクタ（ドレイン）を第１のトランジス
タのベースに、第３のトランジスタのエミツタ
（ソース）を第２のトランジスタのソース（エミ
ツタ）に、それぞれ接続すると共に、第２のトラ
ンジスタのドレイン（コレクタ）と第３のトラン
ジスタのベース（ゲート）との間に、ツエナダイ
オードを、第３のトランジスタのベース電流（ゲ
ート電圧）を阻止する極性に接続するようにした
点にある。
ジスタのエミツタと第２の（電界効果型又はバイ
ポーラ）トランジスタのドレイン（コレクタ）と
を接続し、第１のトランジスタのベースと第２の
トランジスタのソース（エミツタ）との間に補助
直流電源（ベース電源など）を接続して第１のト
ランジスタにベース電流を供給し得るようにする
と共に、 第２のトランジスタのゲート（ベース）とソー
ス（エミツタ）との間に開閉信号電圧を与え、第
１のトランジスタのコレクタ・エミツタと第２の
トランジスタのドレイン・ソース（コレクタ・エ
ミツタ）との直列回路を介して、外部に供給され
る電流の開閉を行う（いわゆるカスコード接続
の）装置において、 第３の（バイポーラ又は電界効果型）トランジ
スタのコレクタ（ドレイン）を第１のトランジス
タのベースに、第３のトランジスタのエミツタ
（ソース）を第２のトランジスタのソース（エミ
ツタ）に、それぞれ接続すると共に、第２のトラ
ンジスタのドレイン（コレクタ）と第３のトラン
ジスタのベース（ゲート）との間に、ツエナダイ
オードを、第３のトランジスタのベース電流（ゲ
ート電圧）を阻止する極性に接続するようにした
点にある。
以下第１図Ａ，Ｂに基づいて本発明の実施例を
説明する。同図Ａ，Ｂはそれぞれ本発明装置の異
なる実施例を示す回路図である。 第１図Ａでは、第２図のツエナダイオードZD
１に代わり、補助トランジスタＱ３のコレクタ
Ｃ・エミツタＥが、BPTQ１のベース電流IB１
を分流し得る方向に接続され、又、FETQ２のド
レインＤの極く近傍の点（その点と該ドレインＤ
の間の浮遊インダクタンスを無視し得る点）と、
前記補助トランジスタＱ３のベースＢ間に、その
ベース電流を阻止する極性にツエナダイオード
ZD３が接続されている。またツエナダイオード
ZD３のツエナ電圧はFETQ２の最大ドレイン・
ソース間電圧（前記スイツチング阻止電圧
BVDS）より低く選定されている。 この回路ではFETQ２のターンオフ時、浮遊イ
ンダクタンスＬ１が、その電流を維持する方向に
誘起する電圧によつて、ツエナダイオードZD３
を介し補助トランジスタＱ３のベースＢ・エミツ
タＥにベーシ電流IB３が供給され、これによつ
て該トランジスタＱ３がオンし、BPTQ１のベ
ースＢとFETQ２のソースＳ間に短絡し、ベース
電流IB１を分流すると共にBPTQ１のベース部
の蓄積キヤリアを放出せしめＱ１をターンオフさ
せる。しかもこの際FETQ２のドレインＤ・ソー
スＳ間の電圧は、ほぼツエナダイオードZD３の
ツエナ電圧に制限されFETQ２の破壊は防止され
る。このようにしてFETQ２を破壊することなく
複合トランジスタＱ１，Ｑ２を急速にターンオフ
させることができる。 第１図Ｂは、さらにBPTQ１のターンオフ時
に、コレクタ電流ICの外部ラインの浮遊インダ
クタンスＬ２の誘起電圧を吸収し、かつＱ１のタ
ーンオフに利用する回路例で、BPTQ１のコレ
クタＣの極く近傍の点（その点と該コレクタＣ間
の浮遊インダクタンスを無視し得る点）と、前記
補助トランジスタＱ３のベースＢ間に、そのベー
ス電流を阻止する極性に、さらにツエナダイオー
ドZD４が接続されている。このツエナダイオー
ドZD４のツエナ電圧は、複合トランジスタＱ１，
Ｑ２が許容できる最大のコレクタ・ソース間電圧
より低く選定されている。 この回路においては、BPTQ１のターンオフ
の際、浮遊インダクタンスＬ２が、その電流を維
持する方向に誘起する電圧によつて、ツエナダイ
オードZD４を介し、補助トランジスタＱ３のベ
スＢに、さらにベース電流IB３１が供給され、
これによつて該トランジスタＱ３のオンを助長
し、前記と同様にBPTQ１、従つて複合トラン
ジスタＱ１，Ｑ２を急速にターンオフさせること
ができ、しかもツエナダイオードZD４の前記の
選定によつて、BPTQ１のコレクタＣ・エミツ
タＥ間は許容電圧以下に保たれるので、BPTQ
１の破壊を防止することができる。 なお第１図Ａ，Ｂの実施例において、FETQ２
が低耐圧のバイポーラトランジスタであつても、
また補助トランジスタＱ３がFETであつても、
いずれでもよく、共に前記実施例と類似の動作を
行わせることができる。 但し補助トランジスタＱ３がFETの場合には
前記ベース電流IB３，IB３１は、補助トランジ
スタＱ３のベースＢ・エミツタＥ間に並列に設け
られた抵抗Ｒ２に大部分、分流する。
説明する。同図Ａ，Ｂはそれぞれ本発明装置の異
なる実施例を示す回路図である。 第１図Ａでは、第２図のツエナダイオードZD
１に代わり、補助トランジスタＱ３のコレクタ
Ｃ・エミツタＥが、BPTQ１のベース電流IB１
を分流し得る方向に接続され、又、FETQ２のド
レインＤの極く近傍の点（その点と該ドレインＤ
の間の浮遊インダクタンスを無視し得る点）と、
前記補助トランジスタＱ３のベースＢ間に、その
ベース電流を阻止する極性にツエナダイオード
ZD３が接続されている。またツエナダイオード
ZD３のツエナ電圧はFETQ２の最大ドレイン・
ソース間電圧（前記スイツチング阻止電圧
BVDS）より低く選定されている。 この回路ではFETQ２のターンオフ時、浮遊イ
ンダクタンスＬ１が、その電流を維持する方向に
誘起する電圧によつて、ツエナダイオードZD３
を介し補助トランジスタＱ３のベースＢ・エミツ
タＥにベーシ電流IB３が供給され、これによつ
て該トランジスタＱ３がオンし、BPTQ１のベ
ースＢとFETQ２のソースＳ間に短絡し、ベース
電流IB１を分流すると共にBPTQ１のベース部
の蓄積キヤリアを放出せしめＱ１をターンオフさ
せる。しかもこの際FETQ２のドレインＤ・ソー
スＳ間の電圧は、ほぼツエナダイオードZD３の
ツエナ電圧に制限されFETQ２の破壊は防止され
る。このようにしてFETQ２を破壊することなく
複合トランジスタＱ１，Ｑ２を急速にターンオフ
させることができる。 第１図Ｂは、さらにBPTQ１のターンオフ時
に、コレクタ電流ICの外部ラインの浮遊インダ
クタンスＬ２の誘起電圧を吸収し、かつＱ１のタ
ーンオフに利用する回路例で、BPTQ１のコレ
クタＣの極く近傍の点（その点と該コレクタＣ間
の浮遊インダクタンスを無視し得る点）と、前記
補助トランジスタＱ３のベースＢ間に、そのベー
ス電流を阻止する極性に、さらにツエナダイオー
ドZD４が接続されている。このツエナダイオー
ドZD４のツエナ電圧は、複合トランジスタＱ１，
Ｑ２が許容できる最大のコレクタ・ソース間電圧
より低く選定されている。 この回路においては、BPTQ１のターンオフ
の際、浮遊インダクタンスＬ２が、その電流を維
持する方向に誘起する電圧によつて、ツエナダイ
オードZD４を介し、補助トランジスタＱ３のベ
スＢに、さらにベース電流IB３１が供給され、
これによつて該トランジスタＱ３のオンを助長
し、前記と同様にBPTQ１、従つて複合トラン
ジスタＱ１，Ｑ２を急速にターンオフさせること
ができ、しかもツエナダイオードZD４の前記の
選定によつて、BPTQ１のコレクタＣ・エミツ
タＥ間は許容電圧以下に保たれるので、BPTQ
１の破壊を防止することができる。 なお第１図Ａ，Ｂの実施例において、FETQ２
が低耐圧のバイポーラトランジスタであつても、
また補助トランジスタＱ３がFETであつても、
いずれでもよく、共に前記実施例と類似の動作を
行わせることができる。 但し補助トランジスタＱ３がFETの場合には
前記ベース電流IB３，IB３１は、補助トランジ
スタＱ３のベースＢ・エミツタＥ間に並列に設け
られた抵抗Ｒ２に大部分、分流する。
以上の説明から明らかなように本発明によれ
ば、第１のバイポーラトランジスタのエミツタと
第２の電界効果型（又はバイポーラ）トランジス
タのドレイン（コレクタ）とを結合しつつ、カス
コード接続してなる半導体装置において、 第１のトランジスタのベースと第２のトランジ
スタのソース（エミツタ）との間に、第１のトラ
ンジスタのベース電流を分流できる極性に第３の
バイポーラ又は電界効果型トランジスタのコレク
タ・エミツタ（ドレイン・ソース）を接続し、 第２のトランジスタのドレイン（コレクタ）と
第３のトランジスタのベース（ゲート）との間
に、第３のトランジスタのベース電流（ゲート電
圧）を阻止する極性に、ツエナダイオードを接続
することとしたので、簡単な回路構成であるにも
かかわらず次のような効果が得られる。 前記半導体装置のターンオフの際、第１、第
２の各トランジスタ間の主回路配線の浮遊イン
ダタンスに発生するスパイク電圧は前記ツエナ
ダイオードを介して第３のトランジスタのベー
ス（ゲート）に抜けることになり、これにより
第２のトランジスタのドレイン・ソース（コレ
クタ・エミツタ）間電圧は、ほぼ前記ツエナダ
イオードのツエナ電圧に制限され、第２のトラ
ンジスタの破壊を防止することができる。 前記浮遊インダクタンスを複合トランジスタ
のターンオフの促進に有効に活用できる。 第２のトランジスタのターンオフ時間、従つ
て複合トランジスタのスイツチング時間を遅く
しなくても良いため、この半導体装置を高周波
回路に適用することができる。
ば、第１のバイポーラトランジスタのエミツタと
第２の電界効果型（又はバイポーラ）トランジス
タのドレイン（コレクタ）とを結合しつつ、カス
コード接続してなる半導体装置において、 第１のトランジスタのベースと第２のトランジ
スタのソース（エミツタ）との間に、第１のトラ
ンジスタのベース電流を分流できる極性に第３の
バイポーラ又は電界効果型トランジスタのコレク
タ・エミツタ（ドレイン・ソース）を接続し、 第２のトランジスタのドレイン（コレクタ）と
第３のトランジスタのベース（ゲート）との間
に、第３のトランジスタのベース電流（ゲート電
圧）を阻止する極性に、ツエナダイオードを接続
することとしたので、簡単な回路構成であるにも
かかわらず次のような効果が得られる。 前記半導体装置のターンオフの際、第１、第
２の各トランジスタ間の主回路配線の浮遊イン
ダタンスに発生するスパイク電圧は前記ツエナ
ダイオードを介して第３のトランジスタのベー
ス（ゲート）に抜けることになり、これにより
第２のトランジスタのドレイン・ソース（コレ
クタ・エミツタ）間電圧は、ほぼ前記ツエナダ
イオードのツエナ電圧に制限され、第２のトラ
ンジスタの破壊を防止することができる。 前記浮遊インダクタンスを複合トランジスタ
のターンオフの促進に有効に活用できる。 第２のトランジスタのターンオフ時間、従つ
て複合トランジスタのスイツチング時間を遅く
しなくても良いため、この半導体装置を高周波
回路に適用することができる。
第１図Ａ，Ｂは本発明装置のそれぞれ異なる実
施例としての回路図、第２図は従来装置の回路例
を示す図で、第１図に対応するものである。 Ｑ１：バイポーラトランジスタ（BPT）、Ｑ
２：電界効果トランジスタ（FET）、Ｑ３：補助
トランジスタ、ZD３，ZD４：ツエナダイオー
ド、EB：ベース電源、Ｌ１，Ｌ２：浮遊インダ
クタンス。
施例としての回路図、第２図は従来装置の回路例
を示す図で、第１図に対応するものである。 Ｑ１：バイポーラトランジスタ（BPT）、Ｑ
２：電界効果トランジスタ（FET）、Ｑ３：補助
トランジスタ、ZD３，ZD４：ツエナダイオー
ド、EB：ベース電源、Ｌ１，Ｌ２：浮遊インダ
クタンス。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタのエミツタと第２のトラ
ンジスタのドレイン（コレクタ）とを接続し、第
１のトランジスタのベースと第２のトランジスタ
のソース（エミツタ）との間に補助直流電源を接
続して第１のトランジスタにベース電流を供給し
得るようにすると共に、 第２のトランジスタのゲート（ベース）とソー
ス（エミツタ）との間に開閉信号電圧を与え、第
１のトランジスタのコレクタ・エミツタと第２の
トランジスタのドレイン・ソース（コレクタ・エ
ミツタ）との直列回路を介して、外部に供給され
る電流の開閉を行う装置において、 第３のトランジスタのコレクタ（ドレイン）を
第１のトランジスタのベースに、第３のトランジ
スタのエミツタ（ソース）を第２のトランジスタ
のソース（エミツタ）に、それぞれ接続すると共
に、第２のトランジスタのドレイン（コレクタ）
と第３のトランジスタのベース（ゲート）との間
に、ツエナダイオードを、第３のトランジスタの
ベース電流（ゲート電圧）を阻止する極性に接続
したことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131295A JPS61288616A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置 |
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