JPH04102079A - Testing device and method of circuit board - Google Patents
Testing device and method of circuit boardInfo
- Publication number
- JPH04102079A JPH04102079A JP2220552A JP22055290A JPH04102079A JP H04102079 A JPH04102079 A JP H04102079A JP 2220552 A JP2220552 A JP 2220552A JP 22055290 A JP22055290 A JP 22055290A JP H04102079 A JPH04102079 A JP H04102079A
- Authority
- JP
- Japan
- Prior art keywords
- test
- contact
- electrode
- pitch
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 195
- 238000000034 method Methods 0.000 title claims description 33
- 239000000523 sample Substances 0.000 claims abstract description 85
- 238000009413 insulation Methods 0.000 claims abstract description 52
- 239000011295 pitch Substances 0.000 claims description 110
- 239000000758 substrate Substances 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 20
- 238000005259 measurement Methods 0.000 description 11
- 230000007547 defect Effects 0.000 description 8
- 238000011179 visual inspection Methods 0.000 description 8
- 230000005856 abnormality Effects 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101100491149 Caenorhabditis elegans lem-3 gene Proteins 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
Description
【発明の詳細な説明】
概要
産業上の利用分野
従来の技術(第11図、第12図)
発明が解決しようとする課題(第13図)課題を解決す
るための手段(第1.第2図)作用
実施例(第3図〜第10図)
発明の効果
(概 要〕
回路基板の試験装置、特に中間配線層を含むLSI両面
実装型の回路基板(以下SMT基板という)の導通試験
及び絶縁試験をする装置及び方法に関し、
該S M T基板のフットプリントのピッチが狭くなっ
た場合であっても、外観、目視点検に依存することなく
、プローブピンの接触方法を工夫して、その導通試験及
び絶縁試験をすることを目的とし、複数の接触子から成
る試験用プローブヘッドと、前記試験用プローブヘッド
の複数の接触子を被試験基板の微小ピッチの電極に接触
させる第1の接触手段と、前記試験用プローブヘッドの
複数の接触子を前記被試験基板の通常ピッチの電極に接
触させる第2の接触手段と、前記被試験基板の通常ピッ
チの電極に前記試験用プローブヘッドを接触させる第2
の接触手段と、前記被試験基板の電気的状態を測定する
測定手段と、少なくとも、前記第1の接触手段を駆動す
る駆動手段と、前記駆動手段及び測定手段の入出力を制
御する制御手段とを具備し、前記第1の接触手段の試験
用プローブヘッドの一つの接触子が前記被試験基板の二
つ以上の微小ピッチの電極を同時に接触することを含み
構成する。[Detailed description of the invention] Overview Industrial field of application Conventional technology (Figs. 11 and 12) Problem to be solved by the invention (Fig. 13) Means for solving the problem (Parts 1 and 2) Figure) Working Examples (Figures 3 to 10) Effects of the Invention (Summary) Circuit board testing equipment, particularly continuity testing and testing of LSI double-sided mounting type circuit boards (hereinafter referred to as SMT boards) including intermediate wiring layers. Regarding the equipment and method for insulation testing, even if the pitch of the footprint of the SMT board becomes narrow, the contact method of the probe pins can be devised without relying on external appearance or visual inspection. A test probe head consisting of a plurality of contacts, and a first contact in which the plurality of contacts of the test probe head are brought into contact with micropitch electrodes of a substrate to be tested, for the purpose of conducting a continuity test and an insulation test. means, second contact means for bringing the plurality of contacts of the test probe head into contact with the normal pitch electrodes of the test board, and bringing the test probe head into contact with the normal pitch electrodes of the test board. second to let
a contacting means, a measuring means for measuring the electrical state of the board under test, a driving means for driving at least the first contacting means, and a control means for controlling input and output of the driving means and the measuring means. one contactor of the test probe head of the first contact means simultaneously contacts two or more micropitch electrodes of the substrate to be tested.
本発明は、回路基板の試験装置及びその試験方法に関す
るものであり、更に詳しく言えば、中間配線層を含む表
面実装型の回路基板(以下SMT基板という)の導通試
験及び絶縁試験をする装置及び方法に関するものである
。The present invention relates to a circuit board testing device and a testing method thereof, and more specifically, to a device and an insulation test for a surface mount type circuit board (hereinafter referred to as an SMT board) including an intermediate wiring layer. It is about the method.
近年、ユーザの使用U様による電子機器の縮小化や性能
向上の要求等からLSI(半導体集積回路装置)の高集
積化・高密度化が図られている。2. Description of the Related Art In recent years, LSIs (semiconductor integrated circuit devices) have become highly integrated and dense due to demands from users for downsizing and improving performance of electronic devices.
このことで、その外部端子数が益々増加し、端子ピンチ
間隔も狭くなる傾向にある。As a result, the number of external terminals is increasing and the terminal pinch interval is also becoming narrower.
ところで、SMT基板の導通試験及び絶縁試験は、LS
Iを半田付は等により実装するフットプリントと中間配
線層を含む表裏配線パターンを接続するバイアボールと
に試験用のプローブピンを個々に接触させ、その電気抵
抗等の測定していた。By the way, the continuity test and insulation test of the SMT board is performed by LS
Probe pins for testing were individually brought into contact with via balls that connect the footprint on which the I was mounted by soldering, etc., and the front and back wiring patterns including the intermediate wiring layer, and the electrical resistance, etc. thereof, was measured.
しかし、LSIの高集積化・高密度化に伴いフットプリ
ントのピッチ間隔がその外部端子ピッチの縮小化に比例
して狭くなりつつある。However, as LSIs become more highly integrated and densely packed, the footprint pitch interval is becoming narrower in proportion to the reduction in the external terminal pitch.
このため、ブローブピンロ径の縮小化の製作限界から個
々に、それをフットプリントに接触させて電気抵抗等を
測定することができず、SMT基板の外観、目視点検に
依存せざるを得ない事態を招く。For this reason, due to the manufacturing limitations of reducing the diameter of the probe pin, it is not possible to individually contact the probe pin to the footprint and measure the electrical resistance, etc., making it necessary to rely on visual inspection of the appearance of the SMT board. invite
これにより、高集積化・高密度化するSMT基板の導通
試験及び絶縁試験をすることが困難となるという問題が
ある。This poses a problem in that it becomes difficult to conduct continuity tests and insulation tests on SMT boards that are becoming more highly integrated and densely packed.
そこで、SMT基板のフットプリントのピッチ間隔が狭
くなった場合であっても、外観、目視点検に依存するこ
となく、プローブビンの接触方法を工夫して、その導通
試験及び絶縁試験をすることができる装置及び方法が望
まれている。Therefore, even if the pitch interval of the SMT board footprint becomes narrow, it is possible to devise a contact method of the probe bin and conduct continuity and insulation tests without relying on external appearance or visual inspection. A device and method that can do this is desired.
〔従来の技術] 第11〜第13図は、従来例に係る説明図である。[Conventional technology] 11 to 13 are explanatory diagrams related to the conventional example.
第11図は、従来例に係るSMT基板の試験装置の構成
図を示している。FIG. 11 shows a configuration diagram of a conventional SMT board testing apparatus.
図において、SMT基板7の導通試験及び絶縁試験をす
る装置は、該基板7にLSIを実装するためのフットプ
リント7aに試験電圧又は電流の供給をしたり、その結
果電圧又はtl流を取り込む複数の試験用プローブピン
IAから成る試験用プローブヘッド1と、該プローブヘ
ッドlと基板7の被検査領域との位置合わせを採る治具
2と、各プローブピンIAのピン情報や測定器4との整
合をとる接続回路3と、フットプリント7aがらの結果
電圧又は電流をを取り込んで抵抗測定等をする測定器4
と、試験データTDを格納するテストデータファイル5
及び該試験データTD、印加電圧又は電流VT、プロー
ブ情報の入出力を制御する制御部6から成る。In the figure, a device for conducting a continuity test and an insulation test of an SMT board 7 supplies a test voltage or current to a footprint 7a for mounting an LSI on the board 7, and a plurality of devices that take in the resulting voltage or tl current. A test probe head 1 consisting of test probe pins IA, a jig 2 for aligning the probe head L with the test area of the substrate 7, and pin information of each probe pin IA and a measuring device 4. A connecting circuit 3 for matching, and a measuring device 4 for taking in the resulting voltage or current from the footprint 7a and measuring resistance, etc.
and a test data file 5 that stores the test data TD.
and a control section 6 that controls input/output of the test data TD, applied voltage or current VT, and probe information.
当該装置の目的は、LSI等をSMT基板7に半田付は
法等により実装する前処理として、破線円内図に示すよ
うな中間配線層7bを含む表面実装型のSMT基板7の
配線パターン7cや該中間配m1i7bに至る貫通口(
以下バイアホールという)等の導通不良や絶縁不良を検
査するものである。The purpose of this device is to prepare a wiring pattern 7c of a surface-mounted SMT board 7 including an intermediate wiring layer 7b as shown in the circle with broken lines as a pretreatment for mounting an LSI or the like on an SMT board 7 by soldering or the like. and the through hole leading to the intermediate pipe m1i7b (
It is used to inspect conduction defects such as via holes (hereinafter referred to as via holes) and insulation defects.
また、当該装置を用いてSMT基板7の導通試験及び絶
縁試験をする方法は、第12図(a)。Further, a method of conducting a continuity test and an insulation test of the SMT board 7 using the device is shown in FIG. 12(a).
(b)に示すように、まず、フットプリント7aのピッ
チPCに合わせて形成されたほぼ同一ピッチPCの試験
用プローブピンIAと該フットプリン)7aが位置合わ
せされ、それに試験電圧が供給される。また、その結果
電圧が試験用プローブピンIAにより取り込まれ、各プ
ローブ情報PDが接続回路3を介して測定器4に取り込
まれ、その導通抵抗や絶縁抵抗が測定される。As shown in (b), first, the test probe pin IA of the almost same pitch PC formed in accordance with the pitch PC of the footprint 7a is aligned with the footprint 7a, and a test voltage is supplied thereto. . Further, the resulting voltage is taken in by the test probe pin IA, and each probe information PD is taken in to the measuring device 4 via the connection circuit 3, and its conduction resistance and insulation resistance are measured.
これにより、SMT基板の導通試験及び絶縁試験をする
ことができる。This makes it possible to conduct continuity tests and insulation tests on the SMT board.
ところで、従来例によれば、SMT基板7の導通試験及
び絶縁試験をする場合、フットプリント7aと該基板7
の表裏の配線パターン7cを接続するバイアホールとに
試験用のプローブピンIAを個々に接触させ、その間の
電気抵抗等の測定をしていた。しかし、LSIの高集積
化・高密度化に伴う外部端子数の増加等により、該外部
端子ピッチの縮小化に比例してフットプリント7aのピ
ッチPCも狭くなる傾向にある。By the way, according to the conventional example, when conducting a continuity test and an insulation test of the SMT board 7, the footprint 7a and the board 7 are
The test probe pins IA were individually brought into contact with the via holes connecting the front and back wiring patterns 7c, and the electrical resistance between them was measured. However, due to an increase in the number of external terminals due to higher integration and higher density of LSIs, the pitch PC of the footprint 7a tends to become narrower in proportion to the smaller pitch of the external terminals.
このため、第13図に示すようにフットプリント7aの
ピッチPCxが試験用プローブピンIAのピッチPCよ
りも縮小化されると、それを個々に接触させることが困
難となる。また、フンドブリント7aのピッチPCxに
見合うピン口径の試験用プローブピンIAの製作をする
ことも考えられるが、その接触抵抗の軽減のための対策
等により該プローブピンIAの製作に限界を生ずる。こ
のことから個々に、プローブピンIAをフットプリント
に接触させて電気抵抗等を測定することができず、SM
T基板7の外観、目視点検のみの検査に依存せざるを得
ない事態を招く。Therefore, as shown in FIG. 13, when the pitch PCx of the footprints 7a is made smaller than the pitch PC of the test probe pins IA, it becomes difficult to bring them into contact with each other individually. It is also conceivable to manufacture a test probe pin IA with a pin diameter that matches the pitch PCx of the fund blind 7a, but there is a limit to the manufacture of the probe pin IA due to measures taken to reduce the contact resistance. For this reason, it is not possible to individually measure electrical resistance etc. by contacting the probe pin IA with the footprint, and the SM
This results in a situation in which the appearance of the T-board 7 must be inspected only by visual inspection.
これにより、高集積化・高密度化するSMT基板7の導
通試験及び絶縁試験をすることが困難となることからそ
の信転性の低下を生ずるという問題がある。This makes it difficult to conduct continuity and insulation tests on the SMT substrate 7, which is becoming increasingly highly integrated and dense, resulting in a problem in that its reliability deteriorates.
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、SMT基手反のフットプリントのピンチが狭く
なった場合であっても、外観、目視点検に依存すること
なく、プローブピンの接触方法を工夫して、その導通試
験及び絶縁試験をすることが可能となる回路基板の試験
装置及びその試験方法の提供を目的とする。The present invention was created in view of the problems of the conventional example, and even when the footprint of the SMT substrate becomes narrow, the probe pin can be fixed without relying on external appearance or visual inspection. The purpose of the present invention is to provide a circuit board testing device and a testing method that enable continuity and insulation testing of the circuit board by devising a contact method for the circuit board.
第1図は、本発明に係る回路基板の試験装置の原理図、
第2図は、本発明に係る回路基板の試験方法の原理図を
それぞれ示している。FIG. 1 is a principle diagram of a circuit board testing device according to the present invention;
FIG. 2 each shows a principle diagram of the circuit board testing method according to the present invention.
その装置は、第1図に示すように、複数の接触子11a
から成る試験用プローブヘッド11と、前記試験用プロ
ーブヘッド11の複数の接触子11aを被試験基板17
の微小ピンチPc10を掻17bに接触させる第1の接
触手段12と、前記試験用プローブへラド11の複数の
接触子11aを前記被試験基板17の通常ピッチPC2
の電極17cに接触させる第2の接触手段13と、前記
被試験基板17の電気的状態を測定する測定手段14と
、少なくとも、前記第1の接触手段12を駆動する駆動
手段15と、前記駆動手段15及び測定手段14の入出
力を制御する制御手段16とを其備し、前記第1の接触
手段12の試験用プローブヘッド11の一つの接触子1
1aが前記被試験基板17の二つ以上の微小ピッチPC
Iの電極17bを同時に接触することを特徴とし、
その方法は、第2図(a)に示すような被試験基板17
の微小ピッチPCIの電極17bと通常ピッチPC2の
電極17cとが配線接続された複数の配線電極17a間
の導通試験及び絶縁試験をする方法であって、同図(C
)のフローチャートに示すように、予め、ステップP1
で導通/絶縁試験モードの判断処理をし、導通試験モー
ドの場合には、ステップP2で前記微小ピッチPCIの
電極17bと隣接する微小ピッチPctの電極17bと
を同時に接触する短絡処理をし、次に、ステップP3で
前記短絡処理に基づいて前記被試験基板17の導通試験
処理をし、絶縁試験モードの場合には、ステップP4で
前記微小ピッチPCIの電極17b間を電気的に開放す
る開放処理をし、その後、ステップP5で前記開放処理
に基づいて被試験基板17の絶縁試験処理をすることを
特徴とし、上記目的を達成する。As shown in FIG. 1, the device includes a plurality of contacts 11a.
A test probe head 11 consisting of a plurality of contacts 11a of the test probe head 11 is connected to a substrate under test 17.
a first contact means 12 for bringing a small pinch Pc10 into contact with the scraper 17b, and a plurality of contacts 11a of the pad 11 for the test probe at the normal pitch PC2 of the board under test 17.
a second contacting means 13 for contacting the electrode 17c, a measuring means 14 for measuring the electrical state of the substrate under test 17, a driving means 15 for driving at least the first contacting means 12, and a driving means 15 for driving the first contacting means 12; means 15 and a control means 16 for controlling the input and output of the measuring means 14, one contactor 1 of the test probe head 11 of the first contacting means 12;
1a is two or more fine pitch PCs of the board under test 17;
The method is characterized by simultaneously contacting the electrodes 17b of the test substrate 17 as shown in FIG. 2(a).
This is a method of conducting a continuity test and an insulation test between a plurality of wiring electrodes 17a in which electrodes 17b of fine pitch PCI and electrodes 17c of normal pitch PC2 are wire-connected.
), in advance, step P1
In step P2, the continuity/insulation test mode is determined, and in the case of continuity test mode, in step P2, short-circuiting is performed to simultaneously contact the electrode 17b of the fine pitch PCI and the adjacent electrode 17b of the fine pitch Pct, and then Then, in step P3, conduction test processing is performed on the board under test 17 based on the short circuit processing, and in the case of insulation test mode, in step P4, an open processing is performed to electrically open between the electrodes 17b of the fine pitch PCI. Then, in step P5, an insulation test process is performed on the board under test 17 based on the opening process, thereby achieving the above object.
本発明の装置によれば、試験用プローブヘッド11、第
1の接触手段12.第2の接触手段13測定手段14.
駆動手段15及び制御手段16とが具備され、第1の接
触手段12が、被試験基板17の二つ以上の微小ピッチ
Pctの電極17bに試験用プローブヘッド11の一つ
の接触子11aを同時に接触されている。According to the device of the invention, a test probe head 11, a first contact means 12. Second contact means 13 measuring means 14.
A driving means 15 and a control means 16 are provided, and the first contact means 12 simultaneously contacts one contactor 11a of the test probe head 11 with two or more electrodes 17b of the substrate to be tested 17 at a minute pitch Pct. has been done.
例えば、まず、駆動手段15や他の駆動手段と第1の接
触手段12とにより、被試験基板17の微小ピッチPC
Iの電極17bに試験用プローブへラド11の複数の接
触子11aが位置合わせされて接触される。この際に、
該プローブヘッド11の一つの接触子11aが同時に二
つ以上の微小ピッチPCIの電極17bに接触する。For example, first, the drive means 15 or other drive means and the first contact means 12 are used to control the fine pitch PC of the substrate under test 17.
A plurality of contacts 11a of the RAD 11 are aligned and brought into contact with the electrode 17b of the test probe. At this time,
One contact 11a of the probe head 11 simultaneously contacts two or more micropitch PCI electrodes 17b.
このため、被試験基板17の微小ピンチPCIの電極1
7bが試験用プローブへラド11の接触子11aのピッ
チPCよりも縮小化された場合であっても、それを個々
に接触させる必要がない、また、第2の接触手段13に
より、被試験基板17の通常ピッチPC2の電極17c
に試験用プローブへラド11の接触子11aが個々に接
触される。Therefore, the minute pinch PCI electrode 1 of the board under test 17
Even if the pitch 7b is smaller than the pitch PC of the contact 11a of the test probe 11, there is no need to contact them individually, and the second contact means 13 makes it possible to 17 normal pitch PC2 electrodes 17c
The contacts 11a of the test probes 11 are individually brought into contact with each other.
次いで、測定手段14により、被試験基板17の電気的
状態測定される。これにより、微小ピンチPCIの電極
17bと通常ピッチPC2の電極17c間の導通試験を
することが可能となる。Next, the electrical state of the test board 17 is measured by the measuring means 14 . This makes it possible to conduct a continuity test between the electrode 17b of the micro-pinch PCI and the electrode 17c of the normal pitch PC2.
さらに、他の駆動手段はそのままの状態にされ、駆動手
段15のみが操作されて試験基板17の微小ピッチPC
Iの電極17bと試験用プローブヘッド11の複数の接
触子11aとが物理的に離隔される。Further, the other driving means are left as they are, and only the driving means 15 is operated to control the minute pitch PC of the test board 17.
The electrode 17b of I and the plurality of contacts 11a of the test probe head 11 are physically separated.
これにより、被試験基板17の通常ピッチPC2のtl
17cから見た絶縁試験をすることが可能となる。As a result, tl of the normal pitch PC2 of the board under test 17
It becomes possible to perform an insulation test as seen from 17c.
これにより、高集積化・高密度化するSMT基板等の被
試験基板17の中間配線層や配線パターン等の導通不良
及び絶縁不良等の検査を再現性良く、かつ、正確に行う
ことが可能となる。This makes it possible to accurately and reproducibly test conduction defects and insulation defects in intermediate wiring layers and wiring patterns of the test substrate 17, such as SMT substrates, which are becoming increasingly highly integrated and dense. Become.
また、本発明の方法によれば、第2図(c)のフローチ
ャートに示すように、予め、ステップP1で導通/絶縁
試験モードの判断処理をし、導通試験モードの場合には
、ステップP2.P3で短絡処理に基づいて被試験基板
17の導通試験処理をし、ステップPiで絶縁試験モー
ドの場合には、ステップP4.P5で開放処理に基づい
て被試験基板17の絶縁試験処理をしている。According to the method of the present invention, as shown in the flowchart of FIG. 2(c), the continuity/insulation test mode is determined in advance in step P1, and in the case of continuity test mode, step P2. In step P3, conduction test processing is performed on the board under test 17 based on the short circuit processing, and in the case of insulation test mode in step Pi, step P4. At P5, an insulation test process is performed on the board under test 17 based on the open process.
このため、LSIの高集積化・高密度化に伴い外部端子
数が増加し、該外部端子ピンチも縮小化されて微小ピッ
チPCIの電極17bが益々集積化された場合であって
も、SMT基板等の被試験基板17の外観、目視点検の
みの検査に依存することなく、該基板17の信転性良い
導通試験及び絶縁試験をすることが可能となる。For this reason, even if the number of external terminals increases with the increase in integration and density of LSI, and the external terminal pinch is also reduced and the electrodes 17b of fine pitch PCI are increasingly integrated, the SMT substrate It becomes possible to perform continuity and insulation tests with good reliability on the board 17 to be tested, without relying solely on visual inspection of the external appearance of the board 17 to be tested.
これにより、検査漏れ等が低減され、LSIの実装後の
基板17を原因とする電気的故障を極力抑制することが
可能となる。This reduces inspection omissions and the like, making it possible to suppress as much as possible electrical failures caused by the board 17 after the LSI is mounted.
(実施例〕
次に図を参照しながら本発明の実施例について説明をす
る。(Example) Next, an example of the present invention will be described with reference to the drawings.
第3〜5図は、本発明の実施例に係る回路基板の試験装
置及びその試験方法を説明する図であり、第2図は、本
発明の実施例に係るSMT基板の試験装置の構成図を示
している。3 to 5 are diagrams for explaining a circuit board testing device and its testing method according to an embodiment of the present invention, and FIG. 2 is a configuration diagram of an SMT board testing device according to an embodiment of the present invention. It shows.
図において、21A、21Bは試験用プローブへラド1
1の一実施例となる微小フットプリント用プローブピン
(以下微小FP用プローブピンという)及び通常ピッチ
用のプローブピンであり、被試験基板17の一例となる
SMT基板27の電極27aに接触されるものである。In the figure, 21A and 21B are rad 1 to the test probe.
A probe pin for a micro footprint (hereinafter referred to as a probe pin for a micro FP) and a probe pin for a normal pitch, which are an example of Embodiment 1, and are brought into contact with the electrode 27a of the SMT board 27, which is an example of the board 17 under test. It is something.
すなわち、微小FP用プローブピン21Aは、SMT基
板27の微小ピッチPCIの電極27b(フットプリン
ト)に接触されるものであり、通常ピッチ用のプローブ
ピン21Bは、その通常ピッチPC2の電極27cに接
触されるものである。なお、微小FP用プローブビン2
1Aの構造は、第10図に示しているように、切り込み
が形成された先端部分と、該先端部分を電極27aに加
圧するスプリングとが主要部を成している。That is, the probe pin 21A for micro FP contacts the electrode 27b (footprint) of the micro pitch PCI of the SMT board 27, and the probe pin 21B for normal pitch contacts the electrode 27c of the normal pitch PC2. It is something that will be done. In addition, probe bottle 2 for micro FP
As shown in FIG. 10, the main parts of the structure of 1A are a tip portion in which a notch is formed and a spring that presses the tip portion against the electrode 27a.
22は第1の接触手段12の一実施例となる第1の接触
治具であり、複数の微小FP用プローブビン21Aを保
持固定するものである。なお、第1の接触治具22はZ
方向駆動装置25により、第2の接触治具23とは単独
に上下(±Z力方向方向に移動されるものである。また
、一つの微小FP用プローブピン21AはSMT基板2
7の微小ピッチPCIの電極27bを同時に二つ以上接
触するものである。A first contact jig 22 is an embodiment of the first contact means 12, and is used to hold and fix a plurality of micro FP probe bins 21A. Note that the first contact jig 22 has a Z
The second contact jig 23 is independently moved up and down (in the ±Z force direction) by the direction drive device 25. Also, one micro FP probe pin 21A is connected to the SMT substrate 2.
Two or more electrodes 27b of micropitch PCI of 7 are brought into contact at the same time.
23は第2の接触手段13の一実施例となる第2の接触
治具であり、複数の通常ピッチ用のプローブビン21B
を保持固定するものである。なお、第2の接触治具22
は当該治具の本体に取りつけられている。23 is a second contact jig which is an example of the second contact means 13, and includes a plurality of probe bins 21B for normal pitches.
This is to hold and fix. Note that the second contact jig 22
is attached to the main body of the jig.
24A〜24Cは測定手段14の一実施例となる接続回
路〔A〕、接続回路(B)及び測定処理回路であり、S
MT基板27の電気的状態を測定するものである。すな
わち、接続回路(A)24A、該回路(B)24Bは、
微小FP用プローブピン21Aと通常ピッチ用のプロー
ブピン21Bとのピン情報をコネクタ241 、242
を介して取り込み、測定処理回路24Cとの整合をとる
ものである。また、測定処理回路24Cは、定電流源、
電圧源及び電圧。24A to 24C are a connection circuit [A], a connection circuit (B), and a measurement processing circuit which are one embodiment of the measurement means 14;
This is to measure the electrical state of the MT board 27. That is, the connection circuit (A) 24A and the circuit (B) 24B are as follows.
The pin information of the probe pin 21A for micro FP and the probe pin 21B for normal pitch is transferred to the connectors 241 and 242.
The data is taken in through the measurement processing circuit 24C and matched with the measurement processing circuit 24C. The measurement processing circuit 24C also includes a constant current source,
Voltage source and voltage.
電流測定器等から成り、導通/絶縁試験時のSMT基板
27の電極27bに印加する電圧やそこに流入する電流
から回路状態を測定するものである。It consists of a current measuring device and the like, and measures the circuit state from the voltage applied to the electrode 27b of the SMT substrate 27 and the current flowing therein during a continuity/insulation test.
なお、接続回路(A)、CB)の内部構成については、
第4図において詳述する。Regarding the internal configuration of the connection circuits (A) and CB),
This will be explained in detail in FIG.
25は駆動手段15の一実施例となるZ方向駆動装置2
5であり、第1の接触治具22を単独に上下(±Z力方
向方向に移動するものである。なお、導通試験時には、
−2方向方向に移動して、複数の微小FP用プローブピ
ン21AをSMT基板27の微小ピンチPCIの電ff
127bに接触させ、絶縁試験時には、+Z力方向移動
して、複数の微小FP用プローブビン21Aと5MTi
板27の微小ピッチPctの電極27bとの接触状態を
解除するものである。Reference numeral 25 denotes a Z-direction drive device 2 which is an embodiment of the drive means 15.
5, which moves the first contact jig 22 independently up and down (in the ±Z force direction.In addition, during the continuity test,
- Move in two directions to connect the plurality of micro FP probe pins 21A to the micro pinch PCI voltage ff of the SMT board 27.
127b, and during an insulation test, move in the +Z force direction to connect multiple micro FP probe bins 21A and 5MTi.
This is to release the contact state of the plate 27 with the electrode 27b at the minute pitch Pct.
26は制御手段16の一実施例となる制御装置であり、
第1の接触治具22.測定処理回路24C等の入出力を
制御するものである0例えば、制御装置′ff26はテ
ストデータファイルからのテストデータTDに基づいて
測定処理回路24Cに試験制御信号S1を出力したり、
Z方向駆動装置25に駆動制御信号S2を出力するもの
である。また、測定処理回路24Cからの試験結果デー
タに基づいて不図示の表示装置や解析装置にデータを転
送処理するものである。26 is a control device which is an example of the control means 16;
First contact jig 22. For example, the control device 'ff26 controls the input/output of the measurement processing circuit 24C, etc., outputs the test control signal S1 to the measurement processing circuit 24C based on the test data TD from the test data file,
It outputs a drive control signal S2 to the Z direction drive device 25. Further, data is transferred to a display device or an analysis device (not shown) based on the test result data from the measurement processing circuit 24C.
27は被試験基板17の一例となるSMT基板であり、
同図破線内凹に示すように、LSIを半田付は等により
実装する微小ピッチPCIの電極(フットプリント)2
7bと中間配線層を含む表裏配線パターンを接続する通
常ピッチPC2の電極(バイアホール等)27cとが形
成された基板である。なお、SMT基板27の微小ピッ
チPctの電極27bと通常ピッチPC2の電極27c
との間1例えば、α−a、b−β、7−c、d−6.e
−e。27 is an SMT board which is an example of the board under test 17;
As shown in the concave area inside the broken line in the same figure, the electrode (footprint) 2 of a micropitch PCI on which an LSI is mounted by soldering, etc.
7b and electrodes (via holes, etc.) 27c with a normal pitch PC2 that connect the front and back wiring patterns including the intermediate wiring layer are formed. Note that the electrode 27b of the SMT substrate 27 has a fine pitch Pct and the electrode 27c has a normal pitch PC2.
For example, α-a, b-β, 7-c, d-6. e
-e.
f−ζ等の導通抵抗や該通常ピッチPC2の電極27C
から見た絶縁9例えば、α−β、γ−δ、ε−ζ等の絶
縁抵抗が測定されるものである。Conduction resistance such as f-ζ and the electrode 27C of the normal pitch PC2
Insulation resistance 9, for example, α-β, γ-δ, ε-ζ, etc., as viewed from above is measured.
また、28は裏面用試験ユニットであり、SMT基板2
7の裏面に形成された電極27aの導通/絶縁試験をす
るユニットである。該試験ユニット28は表面側の試験
ユニットとほぼ同様であるため説明を省略する。In addition, 28 is a test unit for the back surface of the SMT board 2.
This unit tests the continuity/insulation of the electrode 27a formed on the back surface of 7. The test unit 28 is almost the same as the test unit on the front side, so a description thereof will be omitted.
これにより、中間配線層を含む表面実装型のSMT基板
27の導通試験及び絶縁試験をすることができる。Thereby, a continuity test and an insulation test can be performed on the surface-mounted SMT board 27 including the intermediate wiring layer.
第4図は、本発明の実施例に係る接続回路〔A〕。FIG. 4 shows a connection circuit [A] according to an embodiment of the present invention.
(B)の構成図であり、第5〜第8図は、その導通/絶
縁試験時の等価回路図を示している。(B), and FIGS. 5 to 8 show equivalent circuit diagrams during a continuity/insulation test.
すなわち、第4図は微小FP用プローブピン21Aに係
る接続回路を示した構成図であり、図において、その接
続回路は、ピン選択回路から成る。That is, FIG. 4 is a configuration diagram showing a connection circuit related to the micro FP probe pin 21A, and in the figure, the connection circuit consists of a pin selection circuit.
ピン選択回路はリレーやMOS)ランジスタ等のスイッ
チング素子5WI−3W5から成り、制御装置26から
のスイッチ選択信号SSにより、微小ピッチPctの電
極27b (a、b間ショート]や通常ピッチPC2の
電極27C〔α、β〕等のピン情報を選択出力するもの
である。The pin selection circuit is made up of switching elements 5WI-3W5 such as relays and MOS transistors, and is controlled by the switch selection signal SS from the control device 26 to select the electrode 27b (short between a and b) with a minute pitch Pct or the electrode 27C with a normal pitch PC2. It selectively outputs pin information such as [α, β].
第5図は、本発明の実施例に係る一括(α、β間)導通
試験時の等価回路図である。FIG. 5 is an equivalent circuit diagram during a batch (between α and β) continuity test according to an embodiment of the present invention.
図において、通常ピッチPC2の電極27cのα、β間
の一括導通試験をする場合には、微小FP用プローブピ
ン21Aを微小ピッチPctの電極27b=(a、b)
に同時に接触させる。また、ピン選択回路のスイッチン
グ素子SW3. Sn4を「ON」させ、スイッチン
グ素子SWI、 S賀2. Sn2. Sn2を
rOFFJさせるような内容のスイッチ選択信号SSが
制御装置26から供給される。In the figure, when performing a batch continuity test between α and β of electrodes 27c with normal pitch PC2, probe pin 21A for micro FP is connected to electrodes 27b with micro pitch Pct = (a, b).
contact at the same time. Also, the switching element SW3 of the pin selection circuit. Turn Sn4 "ON" and switch the switching elements SWI, Sga2. Sn2. A switch selection signal SS having a content to turn Sn2 rOFFJ is supplied from the control device 26.
これにより、微小ピッチPCIの電極27b−(ab)
と中間配線層を含む表裏配線パターンを接続する通常ピ
ッチPC2の電極(バイアホール等)27C=α、β間
の一括導通試験をすることができる。As a result, the fine pitch PCI electrode 27b-(ab)
It is possible to perform a batch continuity test between electrodes (via holes, etc.) 27C=α and β with a normal pitch PC2 connecting the front and back wiring patterns including the intermediate wiring layer and the front and back wiring patterns including the intermediate wiring layer.
第6図は、本発明の実施例に係る個別(α、a間)導通
試験時の等価回路図である。FIG. 6 is an equivalent circuit diagram during an individual continuity test (between α and a) according to an embodiment of the present invention.
図において、通常ピッチPC2の電極27c−αと微小
ピッチPCIの電極27b=a間の導通試験をする場合
には、微小FP用プローブピン21Aを微小ピッチPC
Iの電極27b= (a、b)に接触させた状態で、ピ
ン選択回路のスイッチング素子SW2. S−4が[
ON」させ、スイッチング素子SWI、 S圓3SW5
. Sn2がrOFFJさせるような内容のスイッチ
選択信号SSが制御装置26から供給される。In the figure, when conducting a continuity test between the electrode 27c-α of normal pitch PC2 and the electrode 27b=a of fine pitch PCI, the probe pin 21A for fine FP is connected to the fine pitch PCI.
Switching element SW2 of the pin selection circuit is in contact with electrode 27b=(a, b) of pin selection circuit SW2.I. S-4 is [
Turn on the switching element SWI, Sen3SW5
.. A switch selection signal SS having a content that causes Sn2 to turn rOFFJ is supplied from the control device 26.
これにより、微小ピンチPCIの電極27b=aと中間
配線層を含む表裏配線パターンを接続する通常ピッチP
C2の電極27c−α間の導通試験をすることができる
。As a result, the normal pitch P connecting the electrode 27b=a of the micro-pinch PCI and the front and back wiring patterns including the intermediate wiring layer
A continuity test can be performed between the electrodes 27c and α of C2.
第7図は、本発明の実施例に係る個別(β、b間)導通
試験時の等価回路図である。FIG. 7 is an equivalent circuit diagram during an individual continuity test (between β and b) according to an embodiment of the present invention.
図において、通常ピッチPC2の電極27C=βと微小
ピッチPCIの電極27b=b間の導通試験をする場合
には、微小FP用プローブビン21Aを微小ピッチPC
Iの電極27b−(a、b)に接触させた状態で、ピン
選択回路のスイッチング素子SW2. S同をrON
、させ、スイッチング素子SWI、 5W3SW4.
Sn2をrOFF、させるような内容のスイッチ選
択信号SSが制御装置26から供給される。In the figure, when conducting a continuity test between the electrode 27C=β of normal pitch PC2 and the electrode 27b=b of micropitch PCI, the probe bin 21A for microFP is connected to the micropitch PCI.
Switching element SW2 of the pin selection circuit is in contact with electrode 27b-(a, b) of pin selection circuit SW2.I. rON the same
, switching element SWI, 5W3SW4.
A switch selection signal SS is supplied from the control device 26 to turn Sn2 rOFF.
これにより、微小ピッチPCIの電極27b=bと中間
配線層を含む表裏配線パターンを接続する通常ピッチP
C2の電極27C=β間の導通試験をすることができる
。As a result, the normal pitch P connecting the fine pitch PCI electrode 27b=b and the front and back wiring patterns including the intermediate wiring layer
A continuity test can be performed between the electrode 27C=β of C2.
第8図は、本発明の実施例に係る絶縁(α、β間)試験
時の等価回路図である。FIG. 8 is an equivalent circuit diagram during an insulation (between α and β) test according to an embodiment of the present invention.
図において、通常ピッチPC2の電極27cのα、β間
の絶縁試験をする場合には、微小FP用プローブピン2
1Aを微小ピッチPCIの電極27b=(a。In the figure, when performing an insulation test between α and β of the electrode 27c with the normal pitch PC2, the micro FP probe pin 2
1A micropitch PCI electrode 27b=(a.
b〕から物理的に離し、非接触状態とする。また、ピン
選択回路のスイッチング素子SW3. 3W4ヲ「ON
」させ、スイッチング素子SWI、 Sn2. S
n2. Sn2をrOFFJさせるような内容のスイ
ッチ選択信号SSが制御装置26から供給される。(b) and be physically separated from the person in a non-contact state. Also, the switching element SW3 of the pin selection circuit. 3W4wo “ON”
”, switching elements SWI, Sn2. S
n2. A switch selection signal SS having a content to turn Sn2 rOFFJ is supplied from the control device 26.
これにより、中間配線層を含む表裏配線パターンを接続
する通常ピンチPC2の電極(バイアホール等)27c
=α、β間の絶縁試験をすることができる。As a result, the electrode (via hole etc.) 27c of the normal pinch PC2 that connects the front and back wiring patterns including the intermediate wiring layer
= Can perform insulation test between α and β.
このようにして、本発明の実施例に係る装置によれば、
微小FP用プローブピン21Δ1通常ピッチ用プローブ
ピン21B、第1の接触治具22.第2の接触治具23
.接続回路(A)24A、接続回路(B)24B、測定
処理回路24C,Z方向駆動装置25及び制御装置26
とが具備され、SMT基板27の微小ピンチPctの二
つ以上の電極27bに微小FP用プローブピン21Aを
同時に接触させる第1の接触治具22が設けられている
。In this way, according to an apparatus according to an embodiment of the invention,
Micro FP probe pin 21Δ1, normal pitch probe pin 21B, first contact jig 22. Second contact jig 23
.. Connection circuit (A) 24A, connection circuit (B) 24B, measurement processing circuit 24C, Z direction drive device 25, and control device 26
A first contact jig 22 is provided to simultaneously bring the micro FP probe pins 21A into contact with two or more electrodes 27b of the micro pinch Pct of the SMT substrate 27.
例えば、まず、Z方向駆動装置25や他の駆動手段と第
1の接触治具22とにより、SMT基板27の微小ピッ
チPCIの電極27bに複数の微小FP用プローブピン
21Aが位置合わせされて接触される。この際に、該プ
ローブ21Aの一つが同時に二つ以上の微小ピッチPc
tの電極27bに接触する。For example, first, a plurality of micro FP probe pins 21A are aligned and brought into contact with the micro pitch PCI electrodes 27b of the SMT board 27 by the Z direction drive device 25 or other drive means and the first contact jig 22. be done. At this time, one of the probes 21A simultaneously detects two or more minute pitches Pc.
t contacts the electrode 27b.
このため、SMT基板27の微小ピッチPctの電極2
7bが微小FP用プローブピン21AピッチPCよりも
縮小化された場合であっても、それを個々に接触させる
必要がない。また、第2の接触治具23により、SMT
基板27の通常ピッチPC2の電極27cに通常ピッチ
用プローブピン21Bが同様に接触される。For this reason, the electrodes 2 of the SMT substrate 27 have a fine pitch Pct.
Even if the probe pins 7b are smaller than the pitch PC of the micro FP probe pins 21A, there is no need to contact them individually. In addition, the second contact jig 23 allows the SMT
The normal pitch probe pin 21B is similarly brought into contact with the electrode 27c of the normal pitch PC2 on the substrate 27.
次いで、接続回路(A)24A、接続回路CB)24B
及び測定処理回路24Cにより、SMT基板27の電気
的状態が測定される。これにより、微小ピッチPCIの
電極27bと通常ピンチPC2の電極270間の導通試
験をすることが可能となる。Next, connection circuit (A) 24A, connection circuit CB) 24B
The electrical state of the SMT board 27 is measured by the measurement processing circuit 24C. This makes it possible to perform a continuity test between the electrode 27b of the micropitch PCI and the electrode 270 of the normal pinch PC2.
さらに、他の駆動手段はそのままの状態にされ、Z方向
駆動装置25のみが操作されてSMT基板27の微小ピ
ッチPCIの電極27bと微小ピッチPCIの電極27
bの複数の微小FP用プローブビン21Aとが物理的に
離隔される。これにより、SMT基板27の通常ピッチ
PC2の電極27cから見た絶縁試験をすることが可能
となる。Further, the other driving means are left as they are, and only the Z direction driving device 25 is operated to move the fine pitch PCI electrode 27b of the SMT board 27 and the fine pitch PCI electrode 27.
b are physically separated from the plurality of micro FP probe bins 21A. This makes it possible to perform an insulation test viewed from the electrodes 27c of the normal pitch PC2 of the SMT board 27.
これにより、高集積化・高密度化するSMT基板の中間
配線層や配線パターン等の導通不良及び絶縁不良等の検
査を再現性良く、かつ、正確に行うことが可能となる。This makes it possible to accurately and reproducibly inspect conduction defects, insulation defects, etc. in intermediate wiring layers and wiring patterns of SMT substrates that are becoming increasingly highly integrated and densely packed.
次に、本発明の実施例に係るSMT基板の試験方法につ
いて、当該装置の動作を補足しながら説明をする。Next, a method for testing an SMT board according to an embodiment of the present invention will be explained while supplementing the operation of the apparatus.
第9図は、本発明の実施例に係るSMT基板の試験方法
のフローチャートであり、第1O図は、本発明の実施例
に係る微小FP用プローブピンの接触方法の説明図をそ
れぞれ示している。FIG. 9 is a flowchart of a method for testing an SMT board according to an embodiment of the present invention, and FIG. .
第9図において、第10図(a)に示すようなSMT基
板27の微小ピッチPCIの電極27bと通常ピッチP
C2,PC3,PC4・・・の電極27cとが配線接続
された複数の電極27a間の導通試験及び絶縁試験をす
る場合、まず、ステップP1で該SMT基板27の位置
決め処理をする。この際に、第1の実施例で説明したよ
うな表面用試験ユニット、SMT基板27及び裏面用試
験ユニット28とが位置合わせされる。In FIG. 9, the fine pitch PCI electrode 27b of the SMT substrate 27 as shown in FIG. 10(a) and the normal pitch P
When carrying out a continuity test and an insulation test between a plurality of electrodes 27a to which the electrodes 27c of C2, PC3, PC4, etc. are wire-connected, first, in step P1, the SMT board 27 is positioned. At this time, the front surface test unit, the SMT substrate 27, and the back surface test unit 28 as described in the first embodiment are aligned.
次いで、ステップP2で第1.第2の接触治具22.2
3の位置合わせ処理をする。この際に、複数の微小FP
用プローブビン21Aが保持固定された第1の接触治具
22が、SMT基板27の微小ピッチPctの電極27
bに位置合わせされる。同様に、複数の通常ピッチ用の
プローブピン21Bが保持固定された第2の接触治具2
3がSMT基板27の通常ピッチPC2の1冷27Cに
位置合わせされる。Next, in step P2, the first . Second contact jig 22.2
Perform the positioning process in step 3. At this time, multiple micro FPs
The first contact jig 22 in which the probe bin 21A is held and fixed is connected to the electrode 27 of the SMT substrate 27 at a minute pitch Pct.
b. Similarly, a second contact jig 2 holds and fixes a plurality of normal pitch probe pins 21B.
3 is aligned with 1 cold 27C of the normal pitch PC2 of the SMT board 27.
さらに、ステップP3でSMT基板27の複数の電極2
7aと微小FP用プローブピン21A、通常ピンチ用プ
ローブビン21Bとを接触させる。この際に、第10図
(b)、 (c)に示すように、微小FP用プローブ
ピン21AがZ方向駆動装置25により接触処理される
0例えば、微小ピンチPctの電極27b=aとす、
cとd、eとf ・・・が微小FP用プローブピン2
1Aによりそれぞれ短絡される。Furthermore, in step P3, the plurality of electrodes 2 of the SMT substrate 27
7a and the micro FP probe pin 21A and the normal pinch probe bottle 21B are brought into contact. At this time, as shown in FIGS. 10(b) and 10(c), the micro FP probe pin 21A is contacted by the Z direction drive device 25. For example, if the electrode 27b of the micro pinch Pct is set to a,
c and d, e and f... are probe pins 2 for micro FP
1A, respectively.
なお、通常ピッチ用プローブピン21Bは他の駆動手段
により接触処理される。Note that the normal pitch probe pin 21B is brought into contact with another driving means.
その後、ステップP4で導通/絶縁試験モードの判断を
する。この際に、導通試験モードの場合(YES)には
、ステップP5で通常ピッチPC2の電極(以下ランド
α、β、γ、δ、ε、ζ等という)270間を通じて一
括導通試験をする。この際に、微小FP用プローブピン
21Aの一つが微小ピッチPCIのt極27b= (a
、b:lに同時に接触されている。また、ピン選択回路
のスイッチング素子SW3. 5114がrONJ L
、スイッチング素子SWl、 SW2. SW5.
SW6が’OFF」していることにより、微小ピッ
チPCIの電極27b= (a、b)と中間配線層を含
む表裏配線パターンを接続する通常ピッチPC2の電極
(バイアホール等)27c−α。Thereafter, in step P4, the continuity/insulation test mode is determined. At this time, in the case of the continuity test mode (YES), a batch continuity test is performed between the electrodes (hereinafter referred to as lands α, β, γ, δ, ε, ζ, etc.) 270 of the normal pitch PC2 in step P5. At this time, one of the micro FP probe pins 21A is the t pole 27b of the micro pitch PCI = (a
, b:l are contacted at the same time. Also, the switching element SW3 of the pin selection circuit. 5114 is rONJ L
, switching elements SWl, SW2. SW5.
By turning SW6 OFF, the electrode 27c-α (via hole, etc.) of normal pitch PC2 connects the fine pitch PCI electrode 27b=(a, b) and the front and back wiring patterns including the intermediate wiring layer.
3間の一括導通試験をすることができる(第5図参照)
。It is possible to conduct a continuity test between 3 at once (see Figure 5).
.
次いで、ステップP6でランドα、β、T、δε、ζ間
の異常の有無を判断する。この際に、ランドα、β、γ
、δ、ε、ζ間に異常が有る場合(YF!S)には、ス
テップP7に移行し、それが無い場合(No)には、ス
テップP4に戻る。Next, in step P6, it is determined whether there is an abnormality between lands α, β, T, δε, and ζ. At this time, lands α, β, γ
, δ, ε, and ζ (YF!S), the process moves to step P7, and if there is no abnormality (No), the process returns to step P4.
ここで、ランド間α、β間に異常が有るものとすればス
テップP7で微小ピッチPCIの電極27b−(a、b
)と通常ピッチPC2の電極27c−α間の第1の個別
導通試験をする。この際に、微小FP用プローブピン2
1Aの一つを微小ピッチPCIの電極27b= (a、
b)に接触させた状態で、ピン選択回路のスイッチング
素子SW2. Sn4がrON」し、スイッチング素
子5lft、 Sn2. 5j15. Sn6がrO
FFJすることにより、微小ピッチPCIの電極27
b −aと中間配線層を含む表裏配線パターンを接続す
る通常ピッチPC2の電極27C=α間の導通試験をす
ることができる(第6図参照)。Here, if there is an abnormality between the lands α and β, then in step P7 the fine pitch PCI electrodes 27b-(a, b
) and the electrode 27c-α of normal pitch PC2. At this time, probe pin 2 for micro FP
1A is connected to the fine pitch PCI electrode 27b= (a,
b), the switching elements SW2. Sn4 is turned on, switching element 5lft, Sn2. 5j15. Sn6 is rO
By performing FFJ, the fine pitch PCI electrode 27
A continuity test can be performed between the electrodes 27C=α of the normal pitch PC2 connecting the front and back wiring patterns including b-a and the intermediate wiring layer (see FIG. 6).
その後、ステップP8で微小ピッチPCIの電極27b
= (a、b)と通常ピッチPC2の電極27c=βと
間の第2の個別導通試験をする。この際に、微小FP用
プローブピン21Aの一つを微小ピッチPCIの電極2
7b= (a、b)に接触させた状態で、ピン選択回路
のスイッチング素子SW2. 5146がrON、L、
、スイッチング素子SWI、 Sn2. Sn4゜
Sn2がrOFFJすることにより、微小ピッチPct
の電極27b−bと中間配線層を含む表裏配線パターン
を接続する通常ピッチPC2の電極27c−8間の導通
試験をすることができる(第7図参照)。After that, in step P8, the fine pitch PCI electrode 27b is
A second individual continuity test is performed between = (a, b) and the electrode 27c=β of normal pitch PC2. At this time, one of the micro FP probe pins 21A is connected to the electrode 2 of the micro pitch PCI.
7b=(a,b), the switching element SW2. of the pin selection circuit is in contact with (a, b). 5146 is rON, L,
, switching element SWI, Sn2. By rOFFJ of Sn4゜Sn2, minute pitch Pct
It is possible to conduct a continuity test between the electrodes 27b-b and the electrodes 27c-8 of normal pitch PC2 which connect the front and back wiring patterns including the intermediate wiring layer (see FIG. 7).
また、ステップP6でランドα、β、T、δ。Also, in step P6, lands α, β, T, and δ are set.
ε、ζ間に異常が無い場合(NO)には、ステップP4
に戻って、絶縁試験モードの場合(No)の処理に移行
する。If there is no abnormality between ε and ζ (NO), step P4
Returning to , the process moves to the case of insulation test mode (No).
従って、ステップP9で第1の接触治具22を操作して
微小FP用プローブピン21AのJl−接触処理をする
。この際に、第1の接触治具22がZ方向駆動装置25
により、第2の接触治具23とは単独に上(+2方向)
方向に移動される。これにより、複数の微小FP用プロ
ーブピン21AがSMT基板27の微小ピッチPCIの
電極27bから物理的に離隔され、各微小ピッチPCI
の電極27b=ab、c、d、e、f・・・が電気的に
開放された状態となる。Therefore, in step P9, the first contact jig 22 is operated to perform Jl-contact processing of the micro FP probe pin 21A. At this time, the first contact jig 22 is connected to the Z direction drive device 25.
Therefore, the second contact jig 23 is independently upward (+2 direction).
direction. As a result, the plurality of micro FP probe pins 21A are physically separated from the micro pitch PCI electrodes 27b of the SMT board 27, and each micro pitch PCI
The electrodes 27b=ab, c, d, e, f, . . . are in an electrically open state.
その後、ステップpHで通常ピンチPC2のランドα−
β、γ−δ、ε−ζ間から見た絶縁試験処理をする。こ
れ以降は従来例と同様に絶縁抵抗等の測定処理が行なわ
れる。After that, the land α- of the normal pinch PC2 at the step pH is
Perform insulation test processing from β, γ-δ, and ε-ζ. From this point on, measurements of insulation resistance and the like are performed in the same way as in the conventional example.
このようにして、本発明の実施例に係るSMT基板の試
験方法によれば、第9図のフローチャートに示すように
、予め、ステップP4で導通/I!縁試験モードの判断
処理をし、導通試験モードの場合には、ステップP5〜
P8で短絡処理に基づいてSMT基板27の一括導通試
験及び第1.第2の個別導通試験処理をし、ステップP
4でIP、縁試験モードの場合には、ステップP9.P
IOで開放処理に基づいてSMT基板27の絶縁試験処
理をしている。In this way, according to the SMT board testing method according to the embodiment of the present invention, as shown in the flowchart of FIG. 9, the conduction/I! The edge test mode is determined, and if it is the continuity test mode, steps P5~
At P8, a batch continuity test is performed on the SMT board 27 based on the short circuit treatment and the first. Perform the second individual continuity test process and step P
4, if the IP and edge test mode is selected, step P9. P
The insulation test processing of the SMT board 27 is performed based on the open processing at IO.
このため、LSIの高集積化・高密度化に伴い外部端子
数が増加し、該外部端子ピッチも縮小化されて微小ピッ
チPCIの電極27aが益々集積化された場合であって
も、SMT基板27の外観、目視点検のみの検査に依存
することなく、該基板27の信転性良い導通試験及び絶
縁試験をすることが可能となる。For this reason, even if the number of external terminals increases with the increase in integration and density of LSI, and the pitch of the external terminals is also reduced, and the electrodes 27a of micropitch PCI are increasingly integrated, the SMT substrate It becomes possible to perform a continuity test and an insulation test of the board 27 with good reliability without relying on inspection only by visual inspection of the appearance of the board 27.
これにより、検査漏れ等が低減され、LSIの実装後の
基板27を原因とする電気的故障を極力抑制することが
可能となる。This reduces inspection omissions and the like, making it possible to suppress as much as possible electrical failures caused by the board 27 after the LSI is mounted.
〔発明の効果]
以上説明したように、本発明の装置によれば試験用プロ
ーブヘッド、第1の接触手段、第2の接触手段、測定手
段、駆動手段及び制御手段が具備され、第1の接触手段
の試験用ブローブヘンドの一つの接触子が被試験基板の
二つ以上の微小ピンチの電極に同時に接触されている。[Effects of the Invention] As explained above, the apparatus of the present invention is equipped with a test probe head, a first contact means, a second contact means, a measuring means, a driving means, and a control means. One contact of the test probe end of the contact means is simultaneously contacted with two or more micro-pinch electrodes of the substrate to be tested.
このため、被試験基板の微小ピッチの電極が試験用プロ
ーブヘッドの接触子のピッチよりも縮小化された場合で
あっても、それを個りに接触させる必要がない、このこ
とで、微小ピッチの電極と通常ピッチの電極間の導通試
験や絶縁試験をすることが可能となる。Therefore, even if the micropitch electrodes on the board under test are smaller than the pitch of the contactors on the test probe head, there is no need to make contact with each individual. This makes it possible to perform continuity and insulation tests between electrodes with a normal pitch and electrodes with a normal pitch.
また、本発明の方法によれば、導通/絶縁試験モードに
より、二つ以上の微小ピンチの電極に同時に接触する短
絡処理に基づいて導通試験処理をすることができる。Further, according to the method of the present invention, continuity test processing can be performed in the continuity/insulation test mode based on short circuit processing in which two or more micropinch electrodes are contacted at the same time.
二のため、LSIの高集積化・高密度化に伴い外部端子
数が増加し、該外部端子ピッチも縮小化されて微小ピッ
チの電極が益々集積化された場合であっても、SMT基
板等の被試験基板の外観。Because of the second reason, the number of external terminals increases as LSIs become highly integrated and dense, and even if the external terminal pitch is reduced and electrodes with minute pitches are increasingly integrated, SMT substrates, etc. Appearance of the board under test.
目視点検のみの検査に依存することなく、該基板の信顛
性良い導通試験及び絶縁試験をすることが可能となる。It becomes possible to conduct a highly reliable continuity test and insulation test of the board without relying on visual inspection alone.
これにより、中間配線層や配線パターン等の導通不良及
び絶縁不良等の検査を再現性良く、かつ、正確に行うこ
とが可能となる。このことで、検査漏れ等が低減され、
当該試験装置の信軽度の向上に寄与するところが大きい
。This makes it possible to accurately and reproducibly inspect conduction defects, insulation defects, etc. of intermediate wiring layers, wiring patterns, and the like. This reduces inspection omissions, etc.
This greatly contributes to improving the reliability of the test equipment.
第1図は、本発明に係る回路基板の試験装置の原理図、
第2図は、本発明に係る回路基板の試験方法の原理図、
第3図は、本発明の実施例に係るSMT基板の試験装置
の構成図、
第4図は、本発明の実施例に係る接続回路の構成図、
第5図は、本発明の実施例に係る一括(α−β間)導通
試験時の等価回路、
第6図は、本発明の実施例に係る個別(α−8間)導通
試験時の等価回路、
第7図は、本発明の実施例に係る個別(β−5間)導通
試験時の等価回路、
第8図は、本発明の実施例に係る絶縁(α−β間)試験
時の等価回路図、
第9図は、本発明の実施例に係るSMT基板のU験方法
のフローチャート、
第10図は、本発明の実施例に係る微小FP用プローブ
ビンの接触方法の説明図、
第11図は、従来例に係るSMT基板の試験装置の構成
図、
第12図は、従来例に係るSMT基板の試験方法の補足
説明図、
第13図は、従来例に係る問題点を説明する試験用プロ
ーブピンの接触状態図である。
(符号の説明)
11・・・試験用プローブヘッド、
12・・・第1の接触手段、
13・・・第2の接触手段、
14・・・測定手段、
15・・・駆動手段、
16・・・制御手段、
11a・・・接触子、
17b・・・微小ピッチの電極、
17c・・・通常ピッチのt掻、
PCI・・・微小ピッチ、
PC2・・・通常ピッチ。Fig. 1 is a principle diagram of a circuit board testing device according to the present invention, Fig. 2 is a principle diagram of a circuit board testing method according to the present invention, and Fig. 3 is an SMT board according to an embodiment of the present invention. FIG. 4 is a configuration diagram of a connection circuit according to an embodiment of the present invention, and FIG. 5 is an equivalent circuit during a batch (α-β) continuity test according to an embodiment of the present invention. , Fig. 6 is an equivalent circuit during an individual (between α and 8) continuity test according to an embodiment of the present invention, and Fig. 7 is an equivalent circuit during an individual (between β and 5) continuity test according to an embodiment of the present invention. Equivalent circuit, FIG. 8 is an equivalent circuit diagram during an insulation (α-β) test according to an embodiment of the present invention, FIG. 9 is a flowchart of a U test method for an SMT board according to an embodiment of the present invention, FIG. 10 is an explanatory diagram of the contact method of a micro FP probe bin according to an embodiment of the present invention, FIG. 11 is a configuration diagram of a conventional SMT board testing apparatus, and FIG. Supplementary explanatory diagram of the SMT board testing method, FIG. 13 is a contact state diagram of test probe pins illustrating problems related to the conventional example. (Explanation of symbols) 11... Test probe head, 12... First contact means, 13... Second contact means, 14... Measuring means, 15... Driving means, 16. ...control means, 11a...contact, 17b...micro pitch electrode, 17c...normal pitch t-shape, PCI...micro pitch, PC2...normal pitch.
Claims (2)
ヘッド(11)と、前記試験用プローブヘッド(11)
の複数の接触子(11a)を被試験基板(17)の微小
ピッチ(PC1)の電極(17b)に接触させる第1の
接触手段(12)と、前記試験用プローブヘッド(11
)の複数の接触子(11a)を前記被試験基板(17)
の通常ピッチ(PC2)の電極(17c)に接触させる
第2の接触手段(13)と、前記被試験基板(17)の
電気的状態を測定する測定手段(14)と、少なくとも
、前記第1の接触手段(12)を駆動する駆動手段(1
5)と、前記駆動手段(15)及び測定手段(14)の
入出力を制御する制御手段(16)とを具備し、 前記第1の接触手段(12)の試験用プローブヘッド(
11)の一つの接触子(11a)が前記被試験基板(1
7)の二つ以上の微小ピッチ(PC1)の電極(17b
)を同時に接触することを特徴とする回路基板の試験装
置。(1) A test probe head (11) consisting of a plurality of contacts (11a), and the test probe head (11)
a first contact means (12) for bringing a plurality of contactors (11a) into contact with electrodes (17b) of a fine pitch (PC1) of a substrate under test (17);
) to the board under test (17).
a second contact means (13) for contacting the electrodes (17c) with a normal pitch (PC2) of drive means (1) for driving the contact means (12) of
5), and a control means (16) for controlling input and output of the driving means (15) and the measuring means (14), and a test probe head (12) of the first contact means (12).
One contact (11a) of the substrate under test (11)
7) Two or more fine pitch (PC1) electrodes (17b
) A circuit board testing device characterized by simultaneously contacting the circuit board.
極(17b)と通常ピッチ(PC2)の電極(17c)
とが配線接続された複数の配線電極(17a)間の導通
試験及び絶縁試験をする方法であって、前記微小ピッチ
(PC1)の電極(17b)と隣接する微小ピッチ(P
C1)の電極(17b)とを同時に接触する短絡処理を
し、前記短絡処理に基づいて前記被試験基板(17)の
導通試験処理をし、及び、前記微小ピッチ(PC1)の
電極(17b)間を電気的に開放する開放処理をし、前
記開放処理に基づいて被試験基板(17)の絶縁試験処
理をすることを特徴とする回路基板の試験方法。(2) Micropitch (PC1) electrode (17b) and normal pitch (PC2) electrode (17c) of the board under test (17)
A method of conducting a continuity test and an insulation test between a plurality of wiring electrodes (17a) connected to each other by wiring, the electrode (17b) having the fine pitch (PC1) and the adjacent fine pitch (P
A short-circuiting process is performed to simultaneously contact the electrode (17b) of C1), a continuity test process is performed on the board to be tested (17) based on the short-circuiting process, and the electrode (17b) of the fine pitch (PC1) is subjected to a continuity test process. A method for testing a circuit board, characterized in that an opening process is performed to electrically open the gap, and an insulation test process is performed on the board under test (17) based on the opening process.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2220552A JPH04102079A (en) | 1990-08-21 | 1990-08-21 | Testing device and method of circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2220552A JPH04102079A (en) | 1990-08-21 | 1990-08-21 | Testing device and method of circuit board |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04102079A true JPH04102079A (en) | 1992-04-03 |
Family
ID=16752782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2220552A Pending JPH04102079A (en) | 1990-08-21 | 1990-08-21 | Testing device and method of circuit board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04102079A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014188701A1 (en) * | 2013-05-20 | 2014-11-27 | Nidec-Read Corporation | Board inspection method |
-
1990
- 1990-08-21 JP JP2220552A patent/JPH04102079A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014188701A1 (en) * | 2013-05-20 | 2014-11-27 | Nidec-Read Corporation | Board inspection method |
JP2014228301A (en) * | 2013-05-20 | 2014-12-08 | 日本電産リード株式会社 | Board inspection method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4465995B2 (en) | Probe sheet, probe card, semiconductor inspection apparatus, and semiconductor device manufacturing method | |
JP2003007778A (en) | Semiconductor device and method and device for mounting the same | |
WO2004053508A1 (en) | Inspection method and inspection equipment | |
JP2009244077A (en) | Substrate inspection device and method | |
JPH1164425A (en) | Method and device for continuity inspection in electronic part | |
JP2007212372A (en) | Electrical testing method for printed-wiring board | |
JP2005321211A (en) | Substrate inspection contact, substrate inspection fixture and substrate inspection device using the contact | |
JPH04102079A (en) | Testing device and method of circuit board | |
JPH1010191A (en) | Connector and method and equipment for testing semiconductor using connector | |
WO2008001651A1 (en) | Board inspecting method and board inspecting device | |
JP2007322127A (en) | Method for inspecting substrate and substrate inspection system | |
JP2005315775A (en) | Four-terminal inspection method and four-terminal inspection jig using single-sided transfer probe | |
JPH09230005A (en) | Circuit board testing device | |
JP4588941B2 (en) | Resistance measuring device and circuit board inspection device | |
JP2003084040A (en) | Manufacturing method for semiconductor inspecting device and semiconductor inspecting device | |
JP2004361249A (en) | Substrate inspection device | |
JP3227207B2 (en) | Semiconductor device and measuring method thereof | |
JPH06260799A (en) | Circuit board inspecting method, and circuit board | |
JP3346707B2 (en) | Inspection method for semiconductor integrated circuit device | |
JPH11311638A (en) | Probe and inspection apparatus | |
JP2000074975A (en) | Substrate inspection device and substrate inspection method | |
JP3076424B2 (en) | Circuit board inspection method, inspection board, and circuit board inspection device | |
JPH0354842A (en) | Test of integrated circuit element | |
JPH11121547A (en) | Wafer-measuring jig, test head equipment, and wafer-measuring equipment | |
JPH10104301A (en) | Method for inspecting package substrate |