JPH04101513A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04101513A JPH04101513A JP2220482A JP22048290A JPH04101513A JP H04101513 A JPH04101513 A JP H04101513A JP 2220482 A JP2220482 A JP 2220482A JP 22048290 A JP22048290 A JP 22048290A JP H04101513 A JPH04101513 A JP H04101513A
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- JP
- Japan
- Prior art keywords
- circuit
- compensating
- data
- correction
- terminal
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000009966 trimming Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 239000000523 sample Substances 0.000 description 2
- 238000007664 blowing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
の１
この発明は半導体集積回路に関し、特に１チップ上に同
一回路が多数搭載されている半導体集積回路に関する。
一回路が多数搭載されている半導体集積回路に関する。
従】ぴＵ支床−
従来、この種の半導体集積回路は、例えば出力トランジ
スタの出力電流偏差を補正する場合、第４図に示すよう
に、１回路ごとにトリミング抵抗２５ａ 〜２５ｃを内
蔵し、ＧＮＤ端子２２と所望の印加端子２３ａ〜２３ｃ
に電流を印加し、所望のヒユーズ２６ａ〜２６Ｃを溶断
して、抵抗値を変化させることにより、出力トランジス
タ２８のゲートにかかるバイアスを変化させ、出力電流
偏差を補正していた。
スタの出力電流偏差を補正する場合、第４図に示すよう
に、１回路ごとにトリミング抵抗２５ａ 〜２５ｃを内
蔵し、ＧＮＤ端子２２と所望の印加端子２３ａ〜２３ｃ
に電流を印加し、所望のヒユーズ２６ａ〜２６Ｃを溶断
して、抵抗値を変化させることにより、出力トランジス
タ２８のゲートにかかるバイアスを変化させ、出力電流
偏差を補正していた。
よ゛
ところで、上記従来の半導体集積回路は、補正対象の１
回路ごとに多数の印加端子（例えばプローブ針当て用パ
ッド）が必要となり、補正対象回路が多数になると、印
加端子のチップに占める面積も大きくなり、出力トラン
ジスタの初期電流測定から、所望の補正対象回路の所望
のヒユーズを溶断するまでの過程も複雑になる（チップ
面積を大きくさせないためには、例えばチップ上の任意
の位置にプローブ針を当てたり、任意の位置を溶断する
ためのレーザシステムなどが必要となる）という欠点が
あった。
回路ごとに多数の印加端子（例えばプローブ針当て用パ
ッド）が必要となり、補正対象回路が多数になると、印
加端子のチップに占める面積も大きくなり、出力トラン
ジスタの初期電流測定から、所望の補正対象回路の所望
のヒユーズを溶断するまでの過程も複雑になる（チップ
面積を大きくさせないためには、例えばチップ上の任意
の位置にプローブ針を当てたり、任意の位置を溶断する
ためのレーザシステムなどが必要となる）という欠点が
あった。
−−の
この発明の半導体集積回路は、偏差を有する回路に補正
データを伝達するシフトレジスタと、上記シフトレジス
タに伝達された補正データにより、所望の回路の特性を
補正する機能を有する補正回路を１チップ上に搭載して
いる。
データを伝達するシフトレジスタと、上記シフトレジス
タに伝達された補正データにより、所望の回路の特性を
補正する機能を有する補正回路を１チップ上に搭載して
いる。
■
上記構成によると、補正対象回路に個々の印加→は補正
対象となる回路の所望の特性を補正することができる。
対象となる回路の所望の特性を補正することができる。
補正回路内でトリミングする場合、選択的にトリミング
するデータを伝達することにより、印加端子も全回路共
通に使用でき、印加端子の面積を小さくできる。
するデータを伝達することにより、印加端子も全回路共
通に使用でき、印加端子の面積を小さくできる。
尖凰桝
以下、この発明について図面を参照して説明する。
第１図はこの発明の一実施例の全体ブロック図である。
図において、１はデータ入力、２はＤフリップフロップ
２１〜２ｎからなるシフトレジスタ、３は補正回路３１
〜３ｎからなる補正回路ブロック、４は補正対象回路ｄ
１〜ｄｎからなる補正対象回路ブロックである。
２１〜２ｎからなるシフトレジスタ、３は補正回路３１
〜３ｎからなる補正回路ブロック、４は補正対象回路ｄ
１〜ｄｎからなる補正対象回路ブロックである。
第２図は第１図の補正回路３□〜３ｎの一実施例の回路
図である。図において、５，６はシフトレジスタ２１〜
２ｎからの補正データ入力、７はトリミング信号入力、
８，９，１０は印加端子または電位固定端子、１１ａ、
ｆｌｂはヒユーズ、１２ ａ、 １２ ｂはトランジ
スタスイッチ、１３゜１４．１５はそれぞれスイッチ１
２ａ、１２ｂのゲート電位をコントロールするためのＡ
ＮＤ 、ＮＯＴ 。
図である。図において、５，６はシフトレジスタ２１〜
２ｎからの補正データ入力、７はトリミング信号入力、
８，９，１０は印加端子または電位固定端子、１１ａ、
ｆｌｂはヒユーズ、１２ ａ、 １２ ｂはトランジ
スタスイッチ、１３゜１４．１５はそれぞれスイッチ１
２ａ、１２ｂのゲート電位をコントロールするためのＡ
ＮＤ 、ＮＯＴ 。
ＮＡＮＤ回路である。
第３図は第１図の補正対象回路４．〜４ｎの一実施例の
回路図である。図において７ ａ ＋ ７ ｂは補正
回路３１〜３ｎからのトリミング信号入力、１６は出力
トランジスタおよび１６ａ、１６ｂは補正用出力トラン
ジスタ、１７は出力端子、１８は出力トランジスタ１６
のゲートに電圧を印加するバイアス端子、１９はＧＮＤ
端子、２０ａ。
回路図である。図において７ ａ ＋ ７ ｂは補正
回路３１〜３ｎからのトリミング信号入力、１６は出力
トランジスタおよび１６ａ、１６ｂは補正用出力トラン
ジスタ、１７は出力端子、１８は出力トランジスタ１６
のゲートに電圧を印加するバイアス端子、１９はＧＮＤ
端子、２０ａ。
２０ｂはトリミング信号入カフ ａ ＋ ７ ｂにより
補正用出力トランジスタｌｅａ、ＩＥｉｂのゲート２１
に印加する電圧を選択するスイッチである。
補正用出力トランジスタｌｅａ、ＩＥｉｂのゲート２１
に印加する電圧を選択するスイッチである。
次に、上記の回路図の動作について説明する。
まず、データ入力１からシフトレジスタブロック２に補
正対象回路４１〜４ｎの初期特性を測定する状態のデー
タ（カットデータ人力５．トリミングデータ入力６がロ
ウのデータ、端子８，９゜１０はＧＮＤに固定しトリミ
ング信号比カフをＧＮＤに固定させ、補正用出力トラン
ジスタ１６ａ。
正対象回路４１〜４ｎの初期特性を測定する状態のデー
タ（カットデータ人力５．トリミングデータ入力６がロ
ウのデータ、端子８，９゜１０はＧＮＤに固定しトリミ
ング信号比カフをＧＮＤに固定させ、補正用出力トラン
ジスタ１６ａ。
１６ｂをオフさせる）を伝達させ、テスタにより初期特
性を測定する。
性を測定する。
次に、この測定値から各回路のアドレスや補正値をテス
タにより演算処理させ、補正データとしてデータ人力１
よりシフトレジスタブロック２に伝達する。シフトレジ
スタブロック２に伝達されたデータは、各々補正回路３
１〜３ｎにより所望のスイッチ２０ａ、２０ｂをオンま
たはオフさせ、ＧＮＤに固定した端子８，９と印加端子
１０との間に電流を印加し、所望のヒユーズｌｌａ、１
１ｂを溶断する。
タにより演算処理させ、補正データとしてデータ人力１
よりシフトレジスタブロック２に伝達する。シフトレジ
スタブロック２に伝達されたデータは、各々補正回路３
１〜３ｎにより所望のスイッチ２０ａ、２０ｂをオンま
たはオフさせ、ＧＮＤに固定した端子８，９と印加端子
１０との間に電流を印加し、所望のヒユーズｌｌａ、１
１ｂを溶断する。
次に、カットデータ人力５．トリミングデータ入力６を
ロウにするようなデータを伝達し、ＧＮＤ端子９をＧＮ
Ｄに、ハイ側端子８をハイに固定すると、補正用出力ト
ランジスタＩ Ｅ３ ａ、 １６ ｂの所望のものの
みがオンし、出力トランジスタ１６の出力特性が補正さ
れる。
ロウにするようなデータを伝達し、ＧＮＤ端子９をＧＮ
Ｄに、ハイ側端子８をハイに固定すると、補正用出力ト
ランジスタＩ Ｅ３ ａ、 １６ ｂの所望のものの
みがオンし、出力トランジスタ１６の出力特性が補正さ
れる。
この実施例によれば、外部からのデータにより補正回路
３１〜３ｎを動作させ、所望の補正対象回路４Ｉ〜４ｎ
を補正することができ、直接所望箇所の補正をするため
の端子や複雑な装置を必要としないという利点がある。
３１〜３ｎを動作させ、所望の補正対象回路４Ｉ〜４ｎ
を補正することができ、直接所望箇所の補正をするため
の端子や複雑な装置を必要としないという利点がある。
光肌囚処果
以上説明したように、この発明は同一回路が多数搭載さ
れている半導体集積回路において、偏差を有する所望の
回路に補正データを伝達するシフトレジスタと、上記シ
フトレジスタに伝達された補正データにより所望の回路
特性を補正する機能を有する補正回路を１チップ上に搭
載したことにより、個々の回路を補正する多数の端子や
所望の箇所を加工するなとの複雑な装置がなくても所望
回路を補正することができる効果がある。
れている半導体集積回路において、偏差を有する所望の
回路に補正データを伝達するシフトレジスタと、上記シ
フトレジスタに伝達された補正データにより所望の回路
特性を補正する機能を有する補正回路を１チップ上に搭
載したことにより、個々の回路を補正する多数の端子や
所望の箇所を加工するなとの複雑な装置がなくても所望
回路を補正することができる効果がある。
第１図はこの発明の一実施例の半導体集積回路の全体ブ
ロック図、第２図は第１図の補正回路の一実施例の回路
図、第３図は第１図の補正対象回路の一実施例の回路図
である。 第４図は従来の補正回路部の一回路図である。 １・・・・・・データ入力、 ２□〜２ｎ・・・・・・シフトレジスタ、３、〜３ｎ・
・・・・・補正回路、 ４１〜４ｎ・・・・・・補正対象回路。
ロック図、第２図は第１図の補正回路の一実施例の回路
図、第３図は第１図の補正対象回路の一実施例の回路図
である。 第４図は従来の補正回路部の一回路図である。 １・・・・・・データ入力、 ２□〜２ｎ・・・・・・シフトレジスタ、３、〜３ｎ・
・・・・・補正回路、 ４１〜４ｎ・・・・・・補正対象回路。
Claims (1)
- 【特許請求の範囲】 １チップ上に同一回路が多数搭載されている半導体集積
回路において、 偏差を有する所望の回路に補正データを伝達するシフト
レジスタと、上記シフトレジスタに伝達された補正デー
タにより所望の回路の特性を補正する機能を有する補正
回路を１チップ上に搭載したことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220482A JPH04101513A (ja) | 1990-08-21 | 1990-08-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220482A JPH04101513A (ja) | 1990-08-21 | 1990-08-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101513A true JPH04101513A (ja) | 1992-04-03 |
Family
ID=16751780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2220482A Pending JPH04101513A (ja) | 1990-08-21 | 1990-08-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101513A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002261A (en) * | 1996-10-09 | 1999-12-14 | Telefonaktiebolaget Lm Ericsson | Trimming circuit |
-
1990
- 1990-08-21 JP JP2220482A patent/JPH04101513A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002261A (en) * | 1996-10-09 | 1999-12-14 | Telefonaktiebolaget Lm Ericsson | Trimming circuit |
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