JPH04101435A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH04101435A JPH04101435A JP21974690A JP21974690A JPH04101435A JP H04101435 A JPH04101435 A JP H04101435A JP 21974690 A JP21974690 A JP 21974690A JP 21974690 A JP21974690 A JP 21974690A JP H04101435 A JPH04101435 A JP H04101435A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- pulse
- electrode
- region
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 230000005669 field effect Effects 0.000 title claims description 4
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 10
- 150000001875 compounds Chemical class 0.000 abstract description 7
- 238000010438 heat treatment Methods 0.000 abstract description 6
- 108091006146 Channels Proteins 0.000 description 6
- 238000000137 annealing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、いわゆるパルスドープ構造を有する電界効
果トランジスタ（以下、ＦＥＴ）に関する。
果トランジスタ（以下、ＦＥＴ）に関する。
パルスドープ構造を有するＦＥＴは、いわゆる短チヤネ
ル効果の抑制、ゲートのリーク電流および容量が小さい
点て利点がある。
ル効果の抑制、ゲートのリーク電流および容量が小さい
点て利点がある。
従来のパルスドープ構造を有するＦＥＴとして、“ＯＭ
ＶＰＥ ｇｒｏｗｎ ＧａＡｓ ＭＥＳＰＥＴｓ ｗｉ
ｔｈ ５ｔｅｐ−ｄｏｐｅｄｃｈａｎｎｅｌ ｆｏｒ
ＭＭＩＣｓ″と題する論文（１９８８年１１月６日乃至
９日にテネシー州のナシュビルで開催されたＧａＡｓ
ＩＣシンポジウム会報、ｐｐ、２’１７３００）か知ら
れている。
ＶＰＥ ｇｒｏｗｎ ＧａＡｓ ＭＥＳＰＥＴｓ ｗｉ
ｔｈ ５ｔｅｐ−ｄｏｐｅｄｃｈａｎｎｅｌ ｆｏｒ
ＭＭＩＣｓ″と題する論文（１９８８年１１月６日乃至
９日にテネシー州のナシュビルで開催されたＧａＡｓ
ＩＣシンポジウム会報、ｐｐ、２’１７３００）か知ら
れている。
第２図は、このＦＥＴの製造方法を示す工程図である。
まず、半絶縁性ＧａＡｓ基板１上に成長させたアンドー
プのｐ−型ＧａＡｓ層２、膜厚の小さいｎ＋型ＧａＡｓ
層３、これより不純物濃度の低いｎ 型ＧａＡｓ層４か
ら成るパルスドープ構造ＰをＯＭＶＰＥで形成し、その
表面にゲート金属Ｇを形成する（同図（ａ））。次に、
ゲート金属Ｇおよびレジスト５をマスクにｎ型イオンを
高濃度でＳｉＮ膜を介してスルー注入し、ソース抵抗を
低減する為の高濃度不純物領域６を形成する（同図（ｂ
））。この場合、注入した不純物を活性化する必要があ
るので、注入領域を高温（８００°Ｃ程度）て熱処理し
なければならないが、通常の電気炉によるアニールを行
うと高濃度にドブしたチャネルのキャリアが拡散してし
まうのでランプアニールにより注入した不純物を活性化
する（同図（Ｃ））。その後、ソース電極Ｓおよびドレ
イン電極りをそれぞれの高濃度不純物領域６上にオーミ
ック接合て形成する（同図（ｄ））。
プのｐ−型ＧａＡｓ層２、膜厚の小さいｎ＋型ＧａＡｓ
層３、これより不純物濃度の低いｎ 型ＧａＡｓ層４か
ら成るパルスドープ構造ＰをＯＭＶＰＥで形成し、その
表面にゲート金属Ｇを形成する（同図（ａ））。次に、
ゲート金属Ｇおよびレジスト５をマスクにｎ型イオンを
高濃度でＳｉＮ膜を介してスルー注入し、ソース抵抗を
低減する為の高濃度不純物領域６を形成する（同図（ｂ
））。この場合、注入した不純物を活性化する必要があ
るので、注入領域を高温（８００°Ｃ程度）て熱処理し
なければならないが、通常の電気炉によるアニールを行
うと高濃度にドブしたチャネルのキャリアが拡散してし
まうのでランプアニールにより注入した不純物を活性化
する（同図（Ｃ））。その後、ソース電極Ｓおよびドレ
イン電極りをそれぞれの高濃度不純物領域６上にオーミ
ック接合て形成する（同図（ｄ））。
ところか、従来のパルスドープ構造Ｐを有するＦＥＴは
ランプアニールによりウェハか反ってしまい、次工程か
らの露光のための位置合せか困難になるという欠点があ
った。
ランプアニールによりウェハか反ってしまい、次工程か
らの露光のための位置合せか困難になるという欠点があ
った。
そこで本発明は、このような問題をなくすために、高温
熱処理か不要なＦＥＴの製造方法を提供することを目的
とする。
熱処理か不要なＦＥＴの製造方法を提供することを目的
とする。
上記課題を達成する為、本発明はパルスドープ構造の上
面にゲート電極を形成する工程と、このゲート電極の両
側に開口を有するマスクを形成する工程と、このマスク
を用いて選択エツチングを施し、上記ゲート電極の両側
に位置する上記パルスト−プ構造に凹部を形成する工程
と、選択埋め込み成長により上記凹部に上記高濃度薄膜
チャネルと同一導電型の高濃度不純物を含む半導体を埋
め込み、ソース領域およびトレイン領域を形成する工程
と、上記ソース領域およびトレイン領域上に電極を形成
する工程を含んで構成される。
面にゲート電極を形成する工程と、このゲート電極の両
側に開口を有するマスクを形成する工程と、このマスク
を用いて選択エツチングを施し、上記ゲート電極の両側
に位置する上記パルスト−プ構造に凹部を形成する工程
と、選択埋め込み成長により上記凹部に上記高濃度薄膜
チャネルと同一導電型の高濃度不純物を含む半導体を埋
め込み、ソース領域およびトレイン領域を形成する工程
と、上記ソース領域およびトレイン領域上に電極を形成
する工程を含んで構成される。
本発明は以上のように構成されているので、イオン注入
により発生するような格子欠陥かない状態で高濃度不純
物領域を形成することができ、不純物の活性化のために
高温処理する必要がない。
により発生するような格子欠陥かない状態で高濃度不純
物領域を形成することができ、不純物の活性化のために
高温処理する必要がない。
以下、本発明の一実施例に係るＦＥＴの製造方法を添附
図面に基づき説明する。なお、説明において同一要素に
は同一符号を使用し、重複する説明は省略する。
図面に基づき説明する。なお、説明において同一要素に
は同一符号を使用し、重複する説明は省略する。
第１図は本発明をＭＥＳＦＥＴに応用したときの製造方
法を示すものである。高抵抗化合物半導体〕Ｏの上部は
パルスドープ構造１０ａになっている。パルスドープ構
造１０ａは、例えばアンドブのｐ型バッファ層、不純物
がドープされ不純物濃度の高いｎ型チャネル層、このｎ
型チャネル層より不純物濃度が高いアンドープのｎ型キ
ャップ層かＱＭＶＰＥ等により順番に形成されている。
法を示すものである。高抵抗化合物半導体〕Ｏの上部は
パルスドープ構造１０ａになっている。パルスドープ構
造１０ａは、例えばアンドブのｐ型バッファ層、不純物
がドープされ不純物濃度の高いｎ型チャネル層、このｎ
型チャネル層より不純物濃度が高いアンドープのｎ型キ
ャップ層かＱＭＶＰＥ等により順番に形成されている。
このパルスドープ構造１０ ａの上部にゲート電極Ｇを
ンヨットキ接触で形成する（同図（ａ））。
ンヨットキ接触で形成する（同図（ａ））。
次に、スパッタリングあるいはＣＶＤ法を用いてＳ ｉ
Ｎ％ Ｓ ＩＯ２等の絶縁膜１１を表面に堆積すると共
に、レジストパターン１２をその上面に形成する（同図
（ｂ））。次に、ゲート電極Ｇの側壁に絶縁膜１１の一
部を残した状態で、反応性イオンエツチング（ＲＩ Ｅ
）を用いてゲート電極Ｇの両側に開口Ｈを形成する（同
図（Ｃ））。その後で、開口Ｈから露出した高抵抗化合
物半導体１０を選択エツチングにより除去し、高抵抗化
合物半導体１０に四部１０ｈを形成する（同図（ｄ））
。さらに、この凹部１− ＯｈにＭＯＶＰＥによるｎ”
ＧａＡｓの選択埋め込み成長を施し、４２８度不純物で
あるソース領域１０Ｓおよびドレイン領域１０（］を自
己整合により形成する（同図（ｅ））。その後、絶縁膜
１１を除去しく同図（ｆ）） 、ソース領域］、 Ｏｓ
およびドレイン領域１０ｄ上にソース電極Ｓおよびドレ
イン電極りをオーミック接触て形成する。
Ｎ％ Ｓ ＩＯ２等の絶縁膜１１を表面に堆積すると共
に、レジストパターン１２をその上面に形成する（同図
（ｂ））。次に、ゲート電極Ｇの側壁に絶縁膜１１の一
部を残した状態で、反応性イオンエツチング（ＲＩ Ｅ
）を用いてゲート電極Ｇの両側に開口Ｈを形成する（同
図（Ｃ））。その後で、開口Ｈから露出した高抵抗化合
物半導体１０を選択エツチングにより除去し、高抵抗化
合物半導体１０に四部１０ｈを形成する（同図（ｄ））
。さらに、この凹部１− ＯｈにＭＯＶＰＥによるｎ”
ＧａＡｓの選択埋め込み成長を施し、４２８度不純物で
あるソース領域１０Ｓおよびドレイン領域１０（］を自
己整合により形成する（同図（ｅ））。その後、絶縁膜
１１を除去しく同図（ｆ）） 、ソース領域］、 Ｏｓ
およびドレイン領域１０ｄ上にソース電極Ｓおよびドレ
イン電極りをオーミック接触て形成する。
このように、上記実施例によれば、イオン注入を行わな
いので結晶中に格子欠陥がなく、ランプアニール等の高
温熱処理が不要になる。そのため、ウェハの反りがなく
、露光のための位置合せ精度か向」ニする。よって、高
粘度の位置合せを必要とするＩＣ等に応用すると効果的
である。
いので結晶中に格子欠陥がなく、ランプアニール等の高
温熱処理が不要になる。そのため、ウェハの反りがなく
、露光のための位置合せ精度か向」ニする。よって、高
粘度の位置合せを必要とするＩＣ等に応用すると効果的
である。
なお、本発明は上記実施例に限定されるものではない。
例えば、使用する化合物半導体はＧａＡｓに限定されな
い。また、上記実施例てはパルスト−プ構造のバッファ
層としてｐ型、チャネル層およびキャップ層としてｎ型
を使用したか、これを逆に使用してもよい。
い。また、上記実施例てはパルスト−プ構造のバッファ
層としてｐ型、チャネル層およびキャップ層としてｎ型
を使用したか、これを逆に使用してもよい。
本発明は、以上説明したように構成されているので、ソ
ース領域およびトレイン領域の不純物を活性化させるた
めの高温熱処理か不要になるので、その熱処理によりウ
ェハか反ることかない。そのため、その後のアライメン
ト粘度が向上する。
ース領域およびトレイン領域の不純物を活性化させるた
めの高温熱処理か不要になるので、その熱処理によりウ
ェハか反ることかない。そのため、その後のアライメン
ト粘度が向上する。
Ａｓ層、５・レジスト、６・・・高濃度不純物領域、１
０・・高抵抗化合物半導体、１１・・絶縁膜、］２ レ
ジストパターン、Ｈ・・・開口、Ｇ・・ゲート電極、Ｓ
・・・ソース電極、Ｄ・・・ドレイン電極。
０・・高抵抗化合物半導体、１１・・絶縁膜、］２ レ
ジストパターン、Ｈ・・・開口、Ｇ・・ゲート電極、Ｓ
・・・ソース電極、Ｄ・・・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 高濃度薄膜チャネルを有するパルスドープ構造の電界効
果トランジスタの製造方法において、前記パルスドープ
構造の上面にゲート電極を形成する工程と、 前記ゲート電極の両側に開口を有するマスクを形成する
工程と、 前記マスクを用いて選択エッチングを施し、前記ゲート
電極の両側に位置する前記パルスドープ構造に凹部を形
成する工程と、 選択埋め込み成長により前記凹部に前記高濃度薄膜チャ
ネルと同一導電型の高濃度不純物を含む半導体を埋め込
み、ソース領域およびドレイン領域を形成する工程と、 前記ソース領域およびドレイン領域上に電極を形成する
工程を含んで構成される電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21974690A JPH04101435A (ja) | 1990-08-21 | 1990-08-21 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21974690A JPH04101435A (ja) | 1990-08-21 | 1990-08-21 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101435A true JPH04101435A (ja) | 1992-04-02 |
Family
ID=16740347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21974690A Pending JPH04101435A (ja) | 1990-08-21 | 1990-08-21 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175726A (ja) * | 2012-02-23 | 2013-09-05 | Efficient Power Conversion Corp | ゲートスペーサを備えたエンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法 |
-
1990
- 1990-08-21 JP JP21974690A patent/JPH04101435A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175726A (ja) * | 2012-02-23 | 2013-09-05 | Efficient Power Conversion Corp | ゲートスペーサを備えたエンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4426767A (en) | Selective epitaxial etch planar processing for gallium arsenide semiconductors | |
| KR19990013112A (ko) | 모스 트랜지스터 및 그 제조방법 | |
| US4546375A (en) | Vertical IGFET with internal gate and method for making same | |
| US4379005A (en) | Semiconductor device fabrication | |
| JPH0324782B2 (ja) | ||
| GB2037073A (en) | Method of producing a metal-semiconductor fieldeffect transistor | |
| JPH04101435A (ja) | 電界効果トランジスタの製造方法 | |
| EP0498993B1 (en) | Field effect transistor and production method therefor | |
| GB2122420A (en) | An IGFET and method for making an IGFET | |
| US4757358A (en) | MESFET semiconductor device fabrication with same metal contacting source, drain and gate regions | |
| JPS6318348B2 (ja) | ||
| KR910004319B1 (ko) | 고전자 이동 트랜지스터의 제조방법 | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPS6156464A (ja) | 半導体装置 | |
| JPS6245078A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS5840347B2 (ja) | シヨトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS63157474A (ja) | 半導体装置の製造方法 | |
| JPH03116936A (ja) | 化合物半導体装置 | |
| JPS58145161A (ja) | 半導体装置の製造方法 | |
| JPS59169181A (ja) | 半導体装置の製造方法 | |
| KR19980035936A (ko) | 자기 정렬형 메스에프이티(mesfet) 제조방법 | |
| JPH04111431A (ja) | 電解効果トランジスタの製造方法 | |
| JPS62274670A (ja) | 接合型電界効果型トランジスタの製造方法 |