JPH04101413A - 半導体再結晶層の形成方法 - Google Patents
半導体再結晶層の形成方法Info
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- JPH04101413A JPH04101413A JP21962790A JP21962790A JPH04101413A JP H04101413 A JPH04101413 A JP H04101413A JP 21962790 A JP21962790 A JP 21962790A JP 21962790 A JP21962790 A JP 21962790A JP H04101413 A JPH04101413 A JP H04101413A
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- 238000000034 method Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
ＳＯ１基板を用いた半導体デバイスの形成時、特に積層
デバイスの形成におけるＳＯＩ基板の形成とその素子間
分離を行う工程に本方法を用いる。
デバイスの形成におけるＳＯＩ基板の形成とその素子間
分離を行う工程に本方法を用いる。
〈従来技術〉
第２図を用いて従来技術を説明する。
シリコン基板１上に絶縁膜、例えばシリコン酸化膜２を
形成しく第２図（ａ））、フォトレジストをマスクとし
てシリコン酸化膜２をＲＩＥにより素子領域の形に、エ
ツチング速度から算出したエツチング時間制御により任
意の深さにエツチングして、素子領域の溝Ａを形成する
（第２図（ｂ））。
形成しく第２図（ａ））、フォトレジストをマスクとし
てシリコン酸化膜２をＲＩＥにより素子領域の形に、エ
ツチング速度から算出したエツチング時間制御により任
意の深さにエツチングして、素子領域の溝Ａを形成する
（第２図（ｂ））。
次にフォトレジスト３を除去した後、多結晶シリコン膜
４を積層してエネルギービームＢを照射シながら基板を
Ｃの方向に繰り返し走査することで再結晶化シリコン膜
７の表面が平滑化される（第２図（ｃ）、 （ｄ） ）
。絶縁膜２が露出するまで再結晶化シリコン膜７を除去
することによＶ（第２図（ｅ））、素子領域に分離され
たＳＯＩ基板を形成していた。
４を積層してエネルギービームＢを照射シながら基板を
Ｃの方向に繰り返し走査することで再結晶化シリコン膜
７の表面が平滑化される（第２図（ｃ）、 （ｄ） ）
。絶縁膜２が露出するまで再結晶化シリコン膜７を除去
することによＶ（第２図（ｅ））、素子領域に分離され
たＳＯＩ基板を形成していた。
〈発明が解決しようとする課題〉
シリコン基板上の酸化膜を選択的にエツチングして、素
子領域の形に一定量の深さの溝を設ける際、エツチング
のス１−ソバ−となる膜がなく時間制御によりエツチン
グを行うためエツチング量がばらつき、素子領域の溝の
深さにばらつさが生じる。これにより、ＳＯ工基板の膜
厚差が生じてしまい素子特性の不均一性の要因となって
いた。
子領域の形に一定量の深さの溝を設ける際、エツチング
のス１−ソバ−となる膜がなく時間制御によりエツチン
グを行うためエツチング量がばらつき、素子領域の溝の
深さにばらつさが生じる。これにより、ＳＯ工基板の膜
厚差が生じてしまい素子特性の不均一性の要因となって
いた。
く課題を解決するための手段〉
シリコン基板上に第１、第２、第３の絶縁膜を形成し、
第３の絶縁膜に素子領域の溝を形成する。
第３の絶縁膜に素子領域の溝を形成する。
ＲＩＥＫよジ第３の絶縁膜をエツチングする際、第２の
絶縁膜がエツチングのヌトンパーとなるようなエツチン
グの選択比が、充分に大きくとれる膜種のものを用いる
。
絶縁膜がエツチングのヌトンパーとなるようなエツチン
グの選択比が、充分に大きくとれる膜種のものを用いる
。
く作 用ン
素子領域の溝の深さを第３の絶縁膜の成膜精度により制
御できるため、従来のようなエツチング量の不均一性に
よる素子領域の溝の深さのばらつきが抑制され、溝の深
さの制御性が向上する。その結果、ＳＯＩ膜厚精度が向
上しこのＳＯＩ基板に作成した素子の特性の均一性が向
上する。
御できるため、従来のようなエツチング量の不均一性に
よる素子領域の溝の深さのばらつきが抑制され、溝の深
さの制御性が向上する。その結果、ＳＯＩ膜厚精度が向
上しこのＳＯＩ基板に作成した素子の特性の均一性が向
上する。
〈実施例〉
本発明の実施例を第１図を用いて説明する。
シリコン基板】に通常のＭＯＳ ＦＥＴ作成工程によ
り素子を形成し、その上に例えば化学内気イ゛目成長法
（以後ＣＶＤ法）をもちいて、シリコン酸化膜２を形成
する。次に第２の絶縁膜として、第３の絶縁膜とエツチ
ング時の選択比が十分にある絶縁膜、例えば窒化シリコ
ン膜５をＣＶＤ法により形成する。さらに第３の絶縁膜
として、ＣＶＤ法によりシリコン酸化膜６を形成する。
り素子を形成し、その上に例えば化学内気イ゛目成長法
（以後ＣＶＤ法）をもちいて、シリコン酸化膜２を形成
する。次に第２の絶縁膜として、第３の絶縁膜とエツチ
ング時の選択比が十分にある絶縁膜、例えば窒化シリコ
ン膜５をＣＶＤ法により形成する。さらに第３の絶縁膜
として、ＣＶＤ法によりシリコン酸化膜６を形成する。
（第１図（ａ））。シリコン酸化膜６の上にフォトレジ
ストを回転塗布し、通常のフォトリソグラフィー工程を
通して紫外光照射により素子パターンを写真転写させて
、そのフォトレジスト３をエツチングのマスク材として
シリコン酸化膜６をＲＩＥによりエツチングして、素子
領域の形の溝Ａを形成する（第１図（ｂ））。このとき
窒化シリコン膜５との選択比が十分にとれるエツチング
条件を用いる。更には、同じフオｌ−レジスト３をマス
ク材として連続的に窒化シリコン膜５を工・ンチンクし
ても良い。
ストを回転塗布し、通常のフォトリソグラフィー工程を
通して紫外光照射により素子パターンを写真転写させて
、そのフォトレジスト３をエツチングのマスク材として
シリコン酸化膜６をＲＩＥによりエツチングして、素子
領域の形の溝Ａを形成する（第１図（ｂ））。このとき
窒化シリコン膜５との選択比が十分にとれるエツチング
条件を用いる。更には、同じフオｌ−レジスト３をマス
ク材として連続的に窒化シリコン膜５を工・ンチンクし
ても良い。
このとき酸化シリコン膜２．５と十分に選択比のとれる
エツチング条件を用いる。次にフ第１−レジスト３を除
去した後、多結晶シリコン膜４をＣＶＤ法により形成す
る。続いて、レーザービームＢを照射しながら、基板を
Ｃの方向に繰り返し走査して多結晶シリコン膜４を溶融
・固化させ再結晶化を行い、単結晶シリコン膜７を形成
する（第１図（Ｃ））。このとき、溶融したシリコンが
素子領域の溝に流れ込み平滑化される（第１図（ｄ））
。次に再結晶化シリコン膜７の表面から第３層のシリコ
ン酸化膜６が露出する才でＲＩＥによりエツチングして
、素子間分離された再結晶化シリコン基板７が形成され
る（第１図（ｅ）。以降は通常のＭＯ８ＦＥＴ作製工程
を用いて素子の形成を行う（第１図（ｆ））。尚、本実
施例では第１の基板としてシリコン基板を用いて説明し
たが、これに限定されるものではたい。
エツチング条件を用いる。次にフ第１−レジスト３を除
去した後、多結晶シリコン膜４をＣＶＤ法により形成す
る。続いて、レーザービームＢを照射しながら、基板を
Ｃの方向に繰り返し走査して多結晶シリコン膜４を溶融
・固化させ再結晶化を行い、単結晶シリコン膜７を形成
する（第１図（Ｃ））。このとき、溶融したシリコンが
素子領域の溝に流れ込み平滑化される（第１図（ｄ））
。次に再結晶化シリコン膜７の表面から第３層のシリコ
ン酸化膜６が露出する才でＲＩＥによりエツチングして
、素子間分離された再結晶化シリコン基板７が形成され
る（第１図（ｅ）。以降は通常のＭＯ８ＦＥＴ作製工程
を用いて素子の形成を行う（第１図（ｆ））。尚、本実
施例では第１の基板としてシリコン基板を用いて説明し
たが、これに限定されるものではたい。
〈発明の効果〉
本発明を用いれば、均一な膜厚のＳＯＩ基板が得られ、
膜厚のばらつきによる素子特性の不均一性が抑制され、
信頼性の向上が、図れる。
膜厚のばらつきによる素子特性の不均一性が抑制され、
信頼性の向上が、図れる。
第１図（ａ）乃至（ｆ）は実施例の作成手順を示す断面
模式図、第２図（ａ）乃至（ｅ）は、従来例を示す断面
模式図である。 １・・・シリコン基板 ２．６・・・酸化シリコン膜
８−−−フォトレジスト ４・・・多結晶シリコ
ン膜 ５・・・窒化シリコン膜７・・・再結晶化シリ
コン膜 ８・・・ゲート電極 ９・・・金属配線
Ａ・・・素子領域の形の溝 Ｂ・・・エネルギービ
ームＣ・・・基板の走査方向。 代理人 弁理士 梅 １） 勝（他２名）第 ！ 図 第 図 第 図
模式図、第２図（ａ）乃至（ｅ）は、従来例を示す断面
模式図である。 １・・・シリコン基板 ２．６・・・酸化シリコン膜
８−−−フォトレジスト ４・・・多結晶シリコ
ン膜 ５・・・窒化シリコン膜７・・・再結晶化シリ
コン膜 ８・・・ゲート電極 ９・・・金属配線
Ａ・・・素子領域の形の溝 Ｂ・・・エネルギービ
ームＣ・・・基板の走査方向。 代理人 弁理士 梅 １） 勝（他２名）第 ！ 図 第 図 第 図
Claims (1)
- １、第１の基板上に絶縁膜を積層し、この絶縁膜を選択
的に素子領域の形にエッチングした後、第１の基板上に
多結晶シリコン膜を積層し、該多結晶シリコン膜の表面
にエネルギービームを照射し、連続的に前記多結晶シリ
コン膜を溶融・固化することにより再結晶化させて単結
晶シリコン膜を形成し、次に再結晶化シリコン膜を表面
から面内均一に除去することにより、あらかじめ形成し
た素子領域の形の溝だけに単結晶シリコン膜を分離形成
する半導体再結晶層の形成方法において、前記第１の基
板上に第１、第２、及び第３の絶縁膜を積層し、第３の
絶縁膜を素子領域の形にエッチングする際、第２の絶縁
膜の膜質を第３の絶縁膜とエッチングの選択比が十分に
とれる膜質とすることを特徴とする半導体再結晶層の形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21962790A JPH04101413A (ja) | 1990-08-20 | 1990-08-20 | 半導体再結晶層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21962790A JPH04101413A (ja) | 1990-08-20 | 1990-08-20 | 半導体再結晶層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101413A true JPH04101413A (ja) | 1992-04-02 |
Family
ID=16738497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21962790A Pending JPH04101413A (ja) | 1990-08-20 | 1990-08-20 | 半導体再結晶層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101413A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000001016A1 (fr) * | 1998-06-30 | 2000-01-06 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince et son procede de fabrication |
-
1990
- 1990-08-20 JP JP21962790A patent/JPH04101413A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000001016A1 (fr) * | 1998-06-30 | 2000-01-06 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince et son procede de fabrication |
| US6506669B1 (en) | 1998-06-30 | 2003-01-14 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a thin film transistor |
| US6534353B1 (en) | 1998-06-30 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a thin-film transistor |
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