JPH04100250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04100250A JPH04100250A JP21841790A JP21841790A JPH04100250A JP H04100250 A JPH04100250 A JP H04100250A JP 21841790 A JP21841790 A JP 21841790A JP 21841790 A JP21841790 A JP 21841790A JP H04100250 A JPH04100250 A JP H04100250A
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- JP
- Japan
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- teg
- chip
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- Pending
Links
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- 230000035882 stress Effects 0.000 description 13
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Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＩＣチップの素子の無い領域にダミーパター
ンを入れるという半導体装置の製造方法に関する。
ンを入れるという半導体装置の製造方法に関する。
［発明の概要コ
本発明は、ＩＣチップに加わるパッケージ樹脂ストレス
を緩和するため、ＩＣチップ内の能動素子が全く無い領
域において、プロセスモニター用ＴＥＧでダミーパター
ンを入れてチップ表面に段差をつけ、樹脂ストレスを分
散させたものである。
を緩和するため、ＩＣチップ内の能動素子が全く無い領
域において、プロセスモニター用ＴＥＧでダミーパター
ンを入れてチップ表面に段差をつけ、樹脂ストレスを分
散させたものである。
［従来の技術］
従来、第２図に示すようにゲートアレイやスタンダード
セルといったＩＣでは、ロジック数は少ないものの入出
力数は多数必要という場合があり、その場合チップサイ
ズはパッド数で決まるため、チップ１の外周にバッド２
があり、能動素子３はチップ中央に位置していて、能動
素子３とバッド２の間には全く素子が無い領域が広く存
在していた。
セルといったＩＣでは、ロジック数は少ないものの入出
力数は多数必要という場合があり、その場合チップサイ
ズはパッド数で決まるため、チップ１の外周にバッド２
があり、能動素子３はチップ中央に位置していて、能動
素子３とバッド２の間には全く素子が無い領域が広く存
在していた。
［発明が解決しようとする課題］
しかし、従来のパターンレイアウトでは、ＩＣに熱衝撃
が加わり、チップとパッケージ樹脂の密着性低下と熱膨
張係数差により剪断応力がチップに加わった場合、素子
の無い領域のチップ表面は平坦なため、樹脂とチップの
界面で滑りを生じ、ストレスは周辺回路およびボンディ
ングボールに集中して不良を引き起こすという問題を有
していた。
が加わり、チップとパッケージ樹脂の密着性低下と熱膨
張係数差により剪断応力がチップに加わった場合、素子
の無い領域のチップ表面は平坦なため、樹脂とチップの
界面で滑りを生じ、ストレスは周辺回路およびボンディ
ングボールに集中して不良を引き起こすという問題を有
していた。
そこで、本発明は従来のこのような問題点を解決するた
め、パッケージ樹脂ストレスがチップに加わっても、不
良が発生しないようなパターンを得ることを目的として
いる。
め、パッケージ樹脂ストレスがチップに加わっても、不
良が発生しないようなパターンを得ることを目的として
いる。
［課題を解決するための手段］
上記問題点を解決するために、本発明の半導体装置の製
造方法は、ＩＣチップ内の能動素子が全く無い領域にお
いて、プロセスモニター用ＴＥＧでダミーパターンを入
れ、チップ表面に段差を付けたことをを特徴とする。
造方法は、ＩＣチップ内の能動素子が全く無い領域にお
いて、プロセスモニター用ＴＥＧでダミーパターンを入
れ、チップ表面に段差を付けたことをを特徴とする。
［作用］
上記のようにプロセスモニター用ＴＥＧでダミーパター
ンを入れたＩＣは、熱衝撃によるパッケージ樹脂ストレ
スがチップに加わっても、チップ表面全体に段差がある
ため、ストレスをチップ表面−様に分散しあって受け、
特定部分に集中することがないので不良とならないので
ある。
ンを入れたＩＣは、熱衝撃によるパッケージ樹脂ストレ
スがチップに加わっても、チップ表面全体に段差がある
ため、ストレスをチップ表面−様に分散しあって受け、
特定部分に集中することがないので不良とならないので
ある。
［実施例］
以下に本発明の実施例を図面にもとすいて説明する。第
１図において、チップ１の外周にはパッド２があり、チ
ップ１の中央には能動素子３が存在している。また、チ
ップの能動素子のない部分にはＴＥＧでダミーパターン
４を入れる。第３図にダミーパターンのＴＥＧとして入
れるＡ１オーブン・ショート・チエツクパターン６を例
として示す。第３図に示すＴＥＧはプロセスモニターと
して活用するため、ＴＥＧパターンの両側にはＴＥＧパ
ッド５を設ける。このようなプロセスモニターとして必
要なＴＥＧパターンを第２図ダミーパターン領域４に一
様に入れる。第３図のＴＥＧパターン６はＴＥＧの１例
であり、ＴＥＧはＮチャンネルトランジスタ、Ｐチャン
ネルトランジスタ、ＰＯＬＹチェーン、ビアチェーンな
ど、チップ表面に段差ができればなんでもよい。こうし
たパターンで作られたＩＣを、温度サイクル試験、半田
デイツプ試験などの急激に熱ストレスが加わるような試
験に入れる。このような環境下では、熱ストレスにより
チップとパッケージ樹脂との密着性が低下して剥離し、
さらにチップと樹脂との熱膨張係数差により、チップに
樹脂の剪断応力が加わる。このとき４ ストレスによる
樹脂の滑りを生じ、ストレスが特定部分、特にチップ周
辺回路のコーナ一部、ボンディングボールに集中すると
、パッシベーションクラック、Ａｌスライド、ボンディ
ング剥がれ等の不良に至るが、チップ内の素子の無い領
域にダミーパターン４が入っており、段差がチップ内全
域に存在すると、樹脂の滑りを生じる事なく、チップ１
全体でストレスを一様に分散してしまうため、１箇所に
加わるストレス量は僅かなものになり、不良は発生しな
い。以上のような実施例において、ダミーパターンは段
差が大きければ大きい程有効に作用する。また、ダミー
バーンとして入れたＴＥＧは、そのままプロセスのモニ
ターとして活用できるのである。
１図において、チップ１の外周にはパッド２があり、チ
ップ１の中央には能動素子３が存在している。また、チ
ップの能動素子のない部分にはＴＥＧでダミーパターン
４を入れる。第３図にダミーパターンのＴＥＧとして入
れるＡ１オーブン・ショート・チエツクパターン６を例
として示す。第３図に示すＴＥＧはプロセスモニターと
して活用するため、ＴＥＧパターンの両側にはＴＥＧパ
ッド５を設ける。このようなプロセスモニターとして必
要なＴＥＧパターンを第２図ダミーパターン領域４に一
様に入れる。第３図のＴＥＧパターン６はＴＥＧの１例
であり、ＴＥＧはＮチャンネルトランジスタ、Ｐチャン
ネルトランジスタ、ＰＯＬＹチェーン、ビアチェーンな
ど、チップ表面に段差ができればなんでもよい。こうし
たパターンで作られたＩＣを、温度サイクル試験、半田
デイツプ試験などの急激に熱ストレスが加わるような試
験に入れる。このような環境下では、熱ストレスにより
チップとパッケージ樹脂との密着性が低下して剥離し、
さらにチップと樹脂との熱膨張係数差により、チップに
樹脂の剪断応力が加わる。このとき４ ストレスによる
樹脂の滑りを生じ、ストレスが特定部分、特にチップ周
辺回路のコーナ一部、ボンディングボールに集中すると
、パッシベーションクラック、Ａｌスライド、ボンディ
ング剥がれ等の不良に至るが、チップ内の素子の無い領
域にダミーパターン４が入っており、段差がチップ内全
域に存在すると、樹脂の滑りを生じる事なく、チップ１
全体でストレスを一様に分散してしまうため、１箇所に
加わるストレス量は僅かなものになり、不良は発生しな
い。以上のような実施例において、ダミーパターンは段
差が大きければ大きい程有効に作用する。また、ダミー
バーンとして入れたＴＥＧは、そのままプロセスのモニ
ターとして活用できるのである。
［発明の効果］
本発明は、以上説明したように、ＩＣチップの能動素子
の無い領域に、ＴＥＧでダミーパターンを入れたという
構造により、パッケージ樹脂ストレスによる不良発生を
防止する効果がある。
の無い領域に、ＴＥＧでダミーパターンを入れたという
構造により、パッケージ樹脂ストレスによる不良発生を
防止する効果がある。
第１図は、本発明にかかるダミーパターンのレイアウト
図、第２図は従来の能動素子レイアウト図、第３図は本
発明にかかるＴＥＧのダミーパターン実施例を示す図で
ある。 １・・・ＩＣチップ ２・・・パッド ３・・・能動領域 ４・・・ダミーパターン領域 ５・・・ＴＥＧのパッド ６・・・ＴＥＧパターン 以上 出願人 セイコーエプソン株式会社
図、第２図は従来の能動素子レイアウト図、第３図は本
発明にかかるＴＥＧのダミーパターン実施例を示す図で
ある。 １・・・ＩＣチップ ２・・・パッド ３・・・能動領域 ４・・・ダミーパターン領域 ５・・・ＴＥＧのパッド ６・・・ＴＥＧパターン 以上 出願人 セイコーエプソン株式会社
Claims (1)
- ＩＣチップ内の能動素子が全く無い領域において、プ
ロセスモニター用ＴＥＧでダミーパターンを入れ、チッ
プ表面に段差をつけたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21841790A JPH04100250A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21841790A JPH04100250A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100250A true JPH04100250A (ja) | 1992-04-02 |
Family
ID=16719589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21841790A Pending JPH04100250A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598010A (en) * | 1993-12-24 | 1997-01-28 | Nec Corporation | Semiconductor integrated circuit device having dummy pattern effective against micro loading effect |
| KR100264236B1 (ko) * | 1992-11-23 | 2000-08-16 | 윤종용 | 액정표시패널 |
-
1990
- 1990-08-20 JP JP21841790A patent/JPH04100250A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100264236B1 (ko) * | 1992-11-23 | 2000-08-16 | 윤종용 | 액정표시패널 |
| US5598010A (en) * | 1993-12-24 | 1997-01-28 | Nec Corporation | Semiconductor integrated circuit device having dummy pattern effective against micro loading effect |
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