JPH0395931A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH0395931A
JPH0395931A JP1231642A JP23164289A JPH0395931A JP H0395931 A JPH0395931 A JP H0395931A JP 1231642 A JP1231642 A JP 1231642A JP 23164289 A JP23164289 A JP 23164289A JP H0395931 A JPH0395931 A JP H0395931A
Authority
JP
Japan
Prior art keywords
barrier metal
bump
electrode pad
film
resist material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1231642A
Other languages
English (en)
Inventor
Isao Baba
馬場 勲
Masashi Irie
誠志 入江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP1231642A priority Critical patent/JPH0395931A/ja
Publication of JPH0395931A publication Critical patent/JPH0395931A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) この発明は、電極パッド上にバリャメタルを介して形成
されるバンプを用いて外部配線部と接続される半導体装
置及びその製造方法に関する。
(従来の技術) 近年の半導体技術の進歩により、高集亀化、高密度化に
好適な組立方法として、フリップチップ方式やテープキ
ャリャ(TAB)方式に代表されるワイヤレスボンディ
ングが注目されている。
このような組立方法にあっては、チップの電極パッドと
パッケージに設けられた電極やリードフレーム等の外部
配線部とをバンプを介して電気的に接続するようにして
いる。このバンプの形成方法としては、例えば第2図に
示すような方法がある。
第2図(a)乃至同図(d)はチップの電極パッドにバ
ンプを形成する工程を示す工程断面図である。
第2図においては、バンプの形成方法としては、まず、
チップの半導体基板1上に形成された例えばAnからな
る電極バッド2の上面周縁部及び基板1上に、SIN膜
やPSG膜からなる保護膜3を形成する(第2図(a)
)。
次に、全面に障壁金属膜(バリャメタル)4を堆積形戊
する。このバリャメタル4は、チタン(TI ) 、ニ
ッケル(Nl ) 、パラジウム(Pd )の順に下層
から積層された構造で、TI層4aが例えばIOOOA
程度の厚さに、Nl層4bが3000A程度の厚さに、
Pd層4Cが500A程度の厚さに形戊される(第2図
(b〉)。
次に、全面にレジス1・材5を塗布した後、このレジス
ト材5をバターニング(7て、バンプを形戊しようとす
る電極バッド2上のレジスト伺5を除去して開口し、開
口部が電極バッド2と位置合せされる。その後、バター
ニングされたレジス1・材5をマスクとして、例えばA
uからなるバンプ6をメッキ法や蒸着注によりレジスト
材5が開口されたバリャメタル4上に形成する(第2図
(C〉)。
最後に、レジスト材5を除去j,た後、パンプ6をマス
クとして、レジスト材5の除去によって露出されたバリ
ャメタル4をエッチングして除去する。このエッチング
処理では、バリャメタル4がそれぞれ材質が異なる3層
構造であるため、何種類かのウエットエッチングがなさ
れる。これは通常、マニュアル作業によりそれぞれ異な
るエッチング液を用いて2回に分けて行なわれる。そし
て、露出されたバリャメタル4がすべて除去され、電極
バッド2上に3層構造のバリャメタル4を介してバンプ
6が形成される(第2図(d))。
このようなバンプの形成方法にあっては、バリャメタル
4が多層構造であるため、不要なバリャメタル4をウエ
ットエッチングを用いて何回かにわたる処理により除去
していた。このため、除−+2されるバリャメタル4と
残存するバリャメタル4の境界部分では、残存するバリ
ャメタル4にザイドエッチングが生じて、オーバーエッ
チングか発生することになる。
ここで、本来は第3図に示すように、バンプ6が電極パ
ッド2のほぼ直上に形成されるわけてあるが、バンプの
形成工程時に合わせずれが也して、バンプ6の一方の側
壁の形成位置に、第4図に示すように内側の電極パッド
2側にずれが生じる場合かある。
このような場合には、電極パッド2上の保護膜3の開口
寸法とバリャメタル4の形成寸法とに合せ余裕(第4図
にAで示す)が少ないために、バリャメタル4にサイド
エッチング(第4図にBで示す)が生じると、第4図に
示すように、保護膜3付近の電極バッド2の表面が露出
されるおそれがある。これにより、エッチング液が電極
バツド2に浸透して電極バツド2が腐食し、電極ノ<・
ソド2上のバンプ6が剥離するといった接合不良が発生
するおそれがあった。
さらに、保護膜3に電極バツド2に達するピンホールが
形成されている場合には、バリャメタル4のエッチング
処理の際にエッチング液がビンホールを介して電極パツ
ド2に浸透(,て、電極lく・ンド2のエッチングや腐
食を招いていた。
また、有機絶縁膜の一種であ−るポリイミド膜が使用さ
れる場合には、ポリイミド膜の形成後にバンプ6を形成
しようとすると、ポリイミド膜がバリャメタル4をエッ
チングするエッチング1夜によりエッチングされてしま
う。一方、バンプ形成後にポリイミド膜を形成しようと
すると、バンプの高さによりポリイミド膜を均一の厚さ
で形成できなかった。
(発明が躬決しようとする課題) 以上説明したように、電極パッド上に多層構造のバリャ
メタルを介してバンプを形戒する従来の方法にあっては
、バリャメタルをウエツl・エッチングにより加工して
いるため、エッチングWlによる電極パッドの腐食によ
り、電極パッドとバンプの接合不良を招くおそれがあっ
た。
また、従来の方法にあっては、ポリイミド膜と、バンプ
をともに形成することはできないという不具合を招いて
いた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、電極パッド上に障壁金属膜
を介して形成されるハンプの信頼性を向上させるととも
に、パンブと有機絶縁膜がともに形戊可能な半導体装置
及びその製造方法を提供することにある。
[発明の構成] (課題を解決するための手段) 上記目的を達成するために、この発明は、電極パッド上
にドライエッチング可能な単層構造の障壁金属膜を介し
てバンプを形成したことを要旨とする。
一方、この発明の他の態様は、電極パッドが形成された
半導体基板上に、有機絶縁膜をこの有機絶縁膜上にバタ
ーニングされて形成されたレジスト材をマスクにして選
択的に形成する工程と、少なくとも前記電極パッド上を
含む表面に単層構造の障壁金属膜を形戊する工程と、前
記電極パッド上に前記障壁金属膜を介してパンプを形成
する工程と、前記バンプ下以外の前記障壁金属膜をドラ
イエッチング処理により選択除去する工程と、前記レジ
スト材を除去する工程とを有することを要旨とする。
(作用) 上記構成において、この発明は、障壁金属膜の加工を、
1回のドライエッチング処理により行なうようにしてい
る。
(実施例) 以下、図面を用いてこの発明の実施例を説明する。
第1図はこの発明の一実施例に係わる半導体装置の製造
方法を示す工程断面図である。この実施例の特徴とする
ところは、電極パッドとバンプとの間に形成されるバリ
ャメタルを単層構造として、ドライエッチングによって
加工形成するようにしたことにある。なお、第1図に示
す製造方法は、ポリイミド膜の形成を含む製造工程を示
したものである。
まず、チップの半導体基板11上に、例えばA吏により
電極パッド12を形成する。続いて、電極バッド12の
上面周縁部及び基板11上に、例えばSt膜やPSG膜
からなる保護膜13を形成する。ひき続いて、全面にポ
リイミド.膜14を塗布した後、このポリイミド膜14
上に第1のレジストヰイ15を塗布し、除去しようとす
るポリイミド膜14上に塗布された第1のレジスト材1
5が除去されるように、第1のレジスト材15をパタニ
ングする。その後、バターニングされた第1のレジスト
材15をマスクにして、表面が露出されたポリイミド膜
14を除去する。これにより、少なくとも電極バッド1
2が露出された状態となる(第1図(a〉)。
次に、全面に単層構造のバリャメタル16を蒸着l,で
形成する(第1図〈b〉)。
次に、全面に第2のレジスト材17を塗布した後、バン
プを形成しようとする部分の第2のレジスト月17が除
去されて開口されるように、第2のレジスト材17をパ
ターニングする。続いて、パターニングされた第2のレ
ジスト材17をマスクにして、第2のレジスト材17が
開口された部分に例えばAuをメッキ法により堆積形戊
する。
これにより、Auからなるバンプ18をバリャメタル1
6を介して電極バッド12上に形成する(第1図(C)
)。
次に、第2のレジスト材をすべて除去する。その後、表
面が露出されているバリャメタル16をドライエッチン
グによりエッチング除去する(第1図(d))。
最後に、ポリイミド膜14上に残存する第1のレジスト
材15をすべて除去する。これにより、ポリイミド膜1
4の形成とともに、電極バッド12上に単層構造のバリ
ャメタル16を介してバンプ18が形成される(第1図
(e))。
このように、上記した製造方法にあっては、バリャメタ
ル16をドライエッチング可能な材質で単層構造として
いるので、バリャメタル16のエッチング加工の際に、
バリャメタル16のサイドエッチングが抑制されて、オ
ーバーエッチングを緩和することができる。これにより
、バンプの形成工程時に第4図に示したように合せずれ
が生した場合であっても、バリャメタル16のサイドエ
ッチングによる電極バッド12の露出は防止される。し
たがって、電極バッド12の腐食による電極バッド12
とバンプの接合不良を防止することができる。
また、保護膜13にピンホールが形成された場合であっ
ても、バリャメタル16のエッチング加工をドライエッ
チングにより行なっているため、電極バッドl2にピン
ホールを介してエッチング液が浸透して、電極パッド1
2に損傷を与えるようなことはなくなる。
さらに、ポリイミド膜14上に塗布された第1のレジス
ト材15を残した状態で、蒸着されたバリャメタル16
をドライエッチングにより選択除去するようにしている
ので、ポリイミド膜14がエッチングされることはなく
なる。これにより、ポリイミド膜1−4が形戊される半
導体装置にあっても、電極バッド12上にバリャメタル
16を介してバンプ18を形戊することが可能となる。
また、バリャメタル16を単層溝造とすることにより、
バリャメタル16の形成工程が簡略化される。さらに、
バリャメタル16をドライエッチング処理により加工す
るので、エッチング処理が1回で済むことになる。これ
により、エッチング工程を自動化して、作業ミスを低減
することができるようになる。
[発明の効果] 以上説明したように、この発明によれば、mhパッドと
バンプとの間に形成される障壁金属膜を単層I1■造と
して、ドライエッチング処理によって選択的に除去する
ようにしたので、バンプの接合不良を防止することが可
能となり、信頼性を向上することができる。また、ドラ
イエッチング処理ヲ用いているので、バンプの形成とと
もに有機絶縁膜の形成が可能となる。
【図面の簡単な説明】
第1図はこの発明の一実施例に係わる半導体装置の製造
方法を示す工程断面図、第2図はバンプが形成された従
来の半導体装置の一製造方法を示す工程断面図、第3図
及び第4図は第2図の要部断面構造を示す拡大図である
。 1,11・・・半導体基板 2.12・・・電極パッド 4,16・・・バリャメタル 6,18・・・バンプ 14・・・ポリイミド膜 15.17・・・レジスト材

Claims (3)

    【特許請求の範囲】
  1. (1)電極パッド上にドライエッチング可能な単層構造
    の障壁金属膜を介してバンプを形成したことを特徴とす
    る半導体装置。
  2. (2)有機絶縁膜が形成されていることを特徴とする請
    求項1記載の半導体装置。
  3. (3)電極パッドが形成された半導体基板上に、有機絶
    縁膜をこの有機絶縁膜上にパターニングされて形成され
    たレジスト材をマスクにして選択的に形成する工程と、 少なくとも前記電極パッド上を含む表面に単層構造の障
    壁金属膜を形成する工程と、 前記電極パッド上に前記障壁金属膜を介してバンプを形
    成する工程と、 前記バンプ下以外の前記障壁金属膜をドライエッチング
    処理により選択除去する工程と、 前記レジスト材を除去する工程と を有することを特徴とする半導体装置の製造方法。
JP1231642A 1989-09-08 1989-09-08 半導体装置及びその製造方法 Pending JPH0395931A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1231642A JPH0395931A (ja) 1989-09-08 1989-09-08 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1231642A JPH0395931A (ja) 1989-09-08 1989-09-08 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH0395931A true JPH0395931A (ja) 1991-04-22

Family

ID=16926697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1231642A Pending JPH0395931A (ja) 1989-09-08 1989-09-08 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH0395931A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410812B1 (ko) * 1996-06-25 2004-04-01 주식회사 하이닉스반도체 반도체장치의제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410812B1 (ko) * 1996-06-25 2004-04-01 주식회사 하이닉스반도체 반도체장치의제조방법

Similar Documents

Publication Publication Date Title
US5518957A (en) Method for making a thin profile semiconductor package
US5008997A (en) Gold/tin eutectic bonding for tape automated bonding process
US5059553A (en) Metal bump for a thermal compression bond and method for making same
JPS6149819B2 (ja)
US5057453A (en) Method for making a semiconductor bump electrode with a skirt
JP3053675B2 (ja) 半導体装置およびその製造方法
JPH06204281A (ja) 改良型半導体ボンドパッド構成体及びその製造方法
US5053851A (en) Metal bump for a thermal compression bond and method for making same
JPH0395931A (ja) 半導体装置及びその製造方法
JP3263859B2 (ja) 半導体装置
JPS6336548A (ja) 半導体装置及びその製造方法
JPH02209742A (ja) テープ自動化ボンディングプロセス用の金/錫共晶ボンディング
JPH03101233A (ja) 電極構造及びその製造方法
JPH0373535A (ja) 半導体装置およびその製造方法
KR100278990B1 (ko) 반도체장치의제조방법
JPS621249A (ja) 半導体装置
JPH027435A (ja) 金属パンプ電極を有する半導体装置
JPH0645336A (ja) 半導体装置の製造方法
JPS60140737A (ja) 半導体装置の製造方法
JPH0432235A (ja) バンプ電極の形成方法
JPH01233741A (ja) 半導体装置の製造方法
JPH0794548A (ja) 半導体装置及びその製造方法
JPH0322436A (ja) 半導体装置およびその製造方法
JPH02231735A (ja) 半導体装置
JP3036300B2 (ja) Tabテープの製造方法と半導体装置の製造方法