JPH0388366A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置、特に、スタティック・ランダム・
アクセス・メモリ（Ｓ−ＲＡＭ）の製造方法に関するも
のである。

［発明の概要］ 本発明は、一対のＭＩＳ型トランジスタで構成されたフ
リップフロップ回路と、一対のスイッチングトランジス
タとで構成されたメモリセルとを有し、該一対のスイッ
チングトランジスタが一対のビット線に接続された半導
体装置の製造方法において、 配線層間の層間膜を、絶縁耐圧の必要な部分を除いて除
去する工程を備えたことにより、アルミ配線コンタクト
部での各多結晶シリコン層の層間絶縁膜による垂直段差
を小さくし、アルミ配線のステップカバレッジを向上さ
せたものである。

［従来の技術］ ５−ＲＡＭ例えば高抵抗負荷型の５−ＲＡＭは、その１
メモリセルの等価回路を第４図に示すように、高抵抗Ｒ
１とＭＩＳ型トランジスタＱ、からなるインバータと、
高抵抗Ｒ２とＭＩＳ型トランジスタＱ、からなるインバ
ータとの対のインバータの一方の出力を他方の出力に接
続したフリップフロップ回路と、１対のＭＩＳ型トラン
ジスタより成るスイッチングトランジスタＱ３およびＱ
４とで構成されたメモリセルを有し、１対のスイッチン
グトランジスタＱ、およびＱ４が！対のビット線りしお
よびＤＬに接続されてなる。ＷＬはワード線、ＶＣＣは
電源端子を示す。

この種の半導体装置においては、多層配線構造の第１層
目の導電層でゲート電極とワード線とを形成し、第２層
目の導電層で接地線を形成し、第３層目の導電層で抵抗
素子を形成することによって集積度の向上をはかるもの
の提案がなされている。

斯る半導体装置の製造方法は、第５図に示すように、例
えばＮ型の半導体基体Ｓの一側表面に臨んで例えば他の
導電型のＰ型のウェル領域５が形成され、このウェル領
域５に各メモリセルの各トランジスタが形成される。

なお、第６図〜第９図は、高負荷抵抗型５−ＲＡＭの１
メモリセルと、ビット線ＤＬ、ＤＬと共通に接続される
隣り合うメモリセルのスイッチングトランジスタを示す
平面図である。

半導体基板Ｓの回路素子即ち各トランジスタの形成部以
外の所謂フィールド部には例えば熱酸化による厚いＳｔ
ｏｗフィールド絶縁層６を形成する。そして、このフィ
ールド絶縁層６が形成されていない回路素子としての各
トランジスタのゲート部に、夫々例えば薄い５ｉＯｙ酸
化膜によるゲート絶縁層（図示省略する）を所要のパタ
ーンに被着形成する。これを含んで第５図及び第６図に
示すようにトランジスタＱ１〜Ｑ４とＱ３ｓ及びＱ　４
５の各ゲート電極（第１の配線層）８が形成される。

これらゲート電極８は、トランジスタＱ、及びＱ。

については独立に、トランジスタＱ、及びＱ、、Ｑ、。

及びＱ　ａｓについては、夫々ワード線ＷＬを兼ねて共
通に設けられる。

これらゲート電極８は、所謂ポリサイド構造がとられる
。即ち、夫々例えば厚さｔｏｏｏ人の第１の多結晶シリ
コン層８Ａとこれの上に高融点金属例えばタングステン
（Ｗ）の例えば厚さ１０００人のシリサイド層８Ｂが夫
々全面的に形成され、ＲＩＥ（反応性イオンエツチング
）等によるパターンエツチングがなされて全ゲート電極
８が同時に形成される。そして、ウェル領域５の表面に
□んで各ＭＩＳ型トランジスタのゲート部の両側にソー
ス及びドレイン領域となるこの例ではＮ型の不純物が拡
散された各不純物拡散領域ｄ＋ａ、ｄｌｂ、ｄ　ｔａｒ
　ｄａｂｓ　ｄ３ｍ、　ｄａｂｓ　ｄａｓｈ　ｄ４ｂｓ
　ｄ１ｓａ＋１ｓｂＳｄ□１１．　ｄａｓｈが各ゲート
電極８及びフィールド絶縁層６をマスクとして例えばイ
オン注入法によって形成される。ここに、トランジスタ
Ｑ。

の領域ｄｌｂとトランジスタＱ、の領域ｄｏｌ＋は連結
して設けられ、トランジスタＱ３とＱｓｓ、Ｑ４とＱ　
４５の各一方の領域ｄ！ｂとｄ８１１、（Ｉａａとｄ。

、は連結して設けられる。

また、上述した不純物拡散領域すなわち各トランジスタ
Ｑ１〜Ｑ、、Ｑ、、及びＱ　４８の各ソース及びドレイ
ン領域は、各ゲート部側に形成された低不純物濃度領域
９とこの領域９を介することによって各ゲート部から離
間して設けられた高不純物濃度離間！０とによって構成
される。この低不純物濃度離間９は、例えば各ゲート電
極をマスクとして不純物のイオン注入によって形成され
、さらに、このゲート電極の両側にＳｉｎ、等にサイド
ウオールを周知の技術によって形成し、これをマスクと
してＮ型の不純物を高濃度をもってイオン注入し、且つ
例えば第１の多結晶シリコン層８Ａからの不純物ドーピ
ングによって高不純物濃度領域として形成される。

第６図において、Ｃ１，Ｃを及びＣ３は、夫々第４図に
その対応する接続部に同符号を付して示す電気コンタク
ト部で、コンタクト部ＣＩ及びＣ１は、トランジスタＱ
、のゲート電極の両端延長部がトランジスタＱ、及びＱ
４の各一方の不純物拡散領域ｄａｂ及びｄ。上にオーミ
ックに連接したコンタクト部を示す。また、コンタクト
部Ｃ３はトランジスタＱ、のゲート電極の一端がトラン
ジスタＱ１及びＱ、の各一方の不純物拡散領域ｄｌｂ及
びｄ３ｂとのオーミックに連接したコンタクト部を示す
。

そして、各ゲート電極８上を含んで全面的に第１の層間
絶縁膜１１を、例えばＣＶＤ　（化学的気相成長法）に
よって形成した５ｉｆｔ層によって形成する。

次いで、第７図に示すように、この層間絶縁層２の所定
部に第４図に対応する位置に同符号を付して示すコンタ
クト部０４〜Ｃ９を構成するコンタクト窓を穿設して各
トランジスタＱＩ及びＱ、の各一方の不純物拡散領域ｄ
ｌｌｌ及びｄ＋ｂにコンタクト部Ｃ４及びＣ５をもって
連接する接地導電層１２を形成すると共に、ビット線Ｄ
Ｌ及びＤＬに接続すべきトランジスタＱ、及びＣ４の各
一方の不純物拡散領域ｄｓａ及び１ｍにコンタクト部Ｃ
６及びＣ９において連接する第２の配線層３及び４を夫
々トランジスタＱｓｓ及びＣ４のゲート部上に延在させ
て形成する。これら接地導電層１２と第２の配線層２は
、第２の多結晶シリコン層１３Ａによって形成する。こ
の第２の多結晶シリコン層１３Ａは、所謂ポリサイド構
造をもって形成できる。即ち、多結晶シリコン層１３Ａ
上に金属のシリサイド層１３の積層構造となし得る。こ
のポリサイド層は全面的に形成し、ＲＩＥ等による選択
的エツチングによって上述の接地導電層１２と、第２の
配線層２を同時に形成する。

さらに、これらの上に第２の層間絶縁層１４を同様にＣ
ＶＤ法によるＳｉｎ、層等によって全面的に形成する。

そして、第２及び第１の層間絶縁層１１及び１４を貫通
して第４図に同一符号を付して示すコンタクト部Ｃ□及
びＣＳＳとを構成するコンタクト窓を、夫々トランジス
タＱ、及びＱ、の各ゲート電極８端部上に穿設する。そ
して、これらコンタクト窓内を含んで例えば全面的にＣ
ＶＤ法等によって第３の多結晶シリコン層１５を形成し
、これをパターン化して第４図に示す高抵抗負荷抵抗Ｒ
３及びＲ９と、Ｖｃｃ端子導出を行なう配線層１６を形
成する。この配線層１６は抵抗Ｒ１及びＲ２の構成部に
おいては、多結晶シリコン層のパターン化例えば選択ド
ライエツチングによるパターン化後に全面的にプラズマ
ＣＶＤ法によって形成されたシリコンナイトライド層（
図示省略する）を被着形成し、熱処理を行って、このプ
ラズマＣＶＤ法によって必然的に含まれた水素（Ｈ）を
多結晶シリコン層の所定部に導入することによって高比
抵抗化する。ま−た、抵抗Ｒ８及びＲ２形成部以外のＶ
ＣＣ端子導出部においては、不純物の高濃度ドーピング
を行って低比抵抗化する。その後、このシリコンナイト
ライド層を例えば異方性エツチングのＲＩＥによって除
去する。次に、再び例えば減圧ＣＶＤ法によってシリコ
ンナイトライド層（Ｓ　ｉ　３Ｎ４）を耐圧向上のため
絶縁層として被着する。

このようにして各トランジスタＱ、およびＱ、のゲート
電極にコンタクト部Ｃ０およびＣ２３によって接続され
た配線層１６は、同時にコンタクト部Ｃ２およびＣ８を
通して各トランジスタＱ３およびＣ４の各領域（ｊａｂ
およびｄ４ｂに接続されることになる。そして、絶縁層
上に第１のシリケートガラス層例えば砒素シリケートガ
ラス層２８を５０００人程度０厚さに被着し、その所定
部に第４のコンタクト部Ｃ，およびＣ６を構成する各コ
ンタクト窓を、各第２の配線層２の各トランジスタＱ３
ｓおよびＣ４のゲート部上への延在端部上に穿設する。

その後加熱処理を施してこのシリケートガラス層２８の
いわゆるリフォロー処理を行ってその表面をなだらかな
面とする。そして、各コンタクト部Ｃ１およびＣ８を構
成するコンタクト窓を通じて第２の配線層２にコンタク
トさせて第４の配線層３を形成する。これら配線層３は
、例えば層のＴｉ層やＴｉＮ層による積層構造の例えば
厚さ１０００・人のバリヤー金属層２９とこれの上に厚
さ４゜Ｏ０程度に形成したＡｉ２金属３０とをそれぞれ
蒸着あるいはスパッタ等によって被着形成した第１の金
属層を形成し、これを選択的に所要のパターンにエツチ
ングすることによって形成し得る。

これら第２の配線層２は、互いに後述するビット線の延
長方向に沿って互に逆向きに延在させて形成する。尚、
図示の例ではコンタクト部ｃ４が上面からみてコンタク
ト部Ｃ０と一致している。

そして、さらにこれの上に減圧ＣＶＤ法によって５ｉｓ
Ｎ＊による高耐圧化の下地層を形成し、さらにこれの上
に第２のシリケートガラス層例えばりんシリケートガラ
ス層２２を６０００人程度０厚さに被着する。

そして、第２の配線層２上においてその互いに逆方向の
延長端上に第２のシリケートガラス層２２とこれの下の
下地層とにわたって第４図に対応する接続部分に同一符
号を付して示すコンタクト部Ｃ，およびＣ８を構成する
コンタクト窓明けを行ってこのコンタクト窓内を含んで
例えば！０００人程度０厚さのＴｉ層によるバイア金属
層３３とこれの上に厚さ９０００大の１金属層３４を被
着した第２の金属層を形成し、これを所定の選択的エツ
チング等によるパターン化を行ってビット線ＤＬおよび
百τを形成する。さらにこれの上にプラズマＣＶＤによ
って例えば厚さ７５００人による表面保護層３５を形成
して５−ＲＡＭを構成する。

［発明が解決しようとする課題］ しかしながら、このような従来の製造方法にあっては、
第２の配線層２と第１の配線層８や第３の多結晶シリコ
ン層（第３の配線層１５）との層間耐圧を確保しておく
必要があるため、２層の多結晶シリコン構造に比べて一
層余分に層間膜が必要となり、この層間膜は、アルミコ
ンタクト部ではそのまま垂直段差の増加につながり、ア
ルミコンタクト部でのステップガバレッジの悪化を来す
問題があった。

本発明は、このような従来の問題点に着目して創案され
たものであって、眉間絶縁膜による垂直段差の増加がな
く、良好なステップガバレッジを有する半導体装置の製
造方法を得んとするものである。

［課題を解決するための手段］ そこで、本発明は、一対のＭＩＳ型トランジスタで構成
されたフリップフロップ回路と、一対のスイッチングト
ランジスタとで構成されたメモリセルとを有し、該一対
のスイッチングトランジスタが一対のビット線に接続さ
れた半導体装置の製造方法において、配線層間の層間膜
を、絶縁耐圧の必要な部分を除いて除去する工程を備え
たことを、その解決手段としている。

［作用コ 配線層間の層間膜を、絶縁耐圧の必要な部分を除いて除
去することにより、アルミコンタクトを形成す４際の垂
直段差を減少させ、ステップガバレッジを向上させる。

［実施例］ 以下、本発明に係る半導体装置の詳細を図面に示す実施
例に基づいて説明する。

なお、従来例と同一部分には同一符号を付してその説明
を省略する。

先ず、第１図Ａ−Ｃ及び第２図を用いて本発明の概略を
予め説明する。

第１図Ａに示すように、半導体基板Ｓの上に、ＳｉＯ＊
絶縁膜７を形成し、所謂ポリサイド構造の第１の配線層
８を堆積させてパターニングを施した後、例えばＳｉｎ
、をＣＶＤ法によって堆積させて第１の層間絶縁層ｌ！
を形成する。次に、この第■の層間絶縁層１１の上にポ
リサイド構造の第２の配線層２を堆積させ、パターニン
グを行なう。

次いで、第１図Ｂに示すように、これらの上に、第２の
眉間絶縁層！４を積層した後、第１図Ｃに示すように、
第２の層間絶縁層Ｉ４のみをマスクＡを用いて所定部を
残してエツチングする。この所定部は、第２の配線層２
と後記する第３の配線層１５の耐圧が必要とされる部分
である。次に、第１の層間絶縁層１１を所定位置でエツ
チングして、第１の配線層８を露出させ、次に、第３の
配線層１５を堆積させパターニングを行なう。このよう
に第２の層間絶縁層１４を除去したことにより、第１の
配線層８のうちゲート電極となる部分でのアルミコンタ
クト形成時のステップガバレッジを向上することが可能
となる。

次に、本発明を５−ＲＡＭに適用した実施例について説
明する。なお、不純物拡散領域の形成工程の説明は省略
する。

先ず、第３図Ａに示すように、Ｎ型の半導体基板Ｓの一
側表面に形成したＰ型のウェル領域５のフィールド部に
は、Ｓｉｎ、フィールド絶縁層６を形成する。

次に、基板表面に多結晶シリコン層８Ａとタングステン
シリサイドでなるシリサイド層８Ｂとのポリサイド構造
を成す第１の配線層８を形成し、所定のパターニングを
行なう。

次に、第３図Ｂに示すように、パターニングにより分離
された夫々の第１の配線層（ゲート電極）８の側端部に
サイドウオール３１を形成した後、全面的に第１の眉間
絶縁膜！ｌをＣＶＤ法による５ｉｎｓで形成する。

さらに、第３図Ｃに示すように、多結晶シリコン層とタ
ングステンシリサイド層とでポリサイド構造を成す第２
の配線層２を上記第１の層間絶縁層１１を形成し、同図
Ｃのようにパターニングを行なう。

次に、第３図りに示すように、全面的に砒素シリケート
ガラスで成る例えば５０００人の厚さの第２の層間絶縁
層１４を形成する。

そして、第３図Ｅに示すように、多結晶シリコンで成る
第３の配線層１５を形成する前に、予め当該第３の配線
層Ｉ５と第２の配線層２との絶縁耐圧の必要な部分を除
いて第２の層間絶縁層１４をエツチングすると共に、所
定部の第１の層間絶縁ＩＩをエツチングして第１の配線
層８を露出させておく。次に、第３の配線層１５をＣＶ
Ｄ法による多結晶シリコンで形成しパターニングを行な
う。

そして、第３図Ｇに示すように、第３の層間絶縁膜２８
を形成し、コンタクトホール２８ａを穿設し、このコン
タクトホール２８ａ内及びその周辺にバリヤ金属層２９
を形成する。さらに、このバリヤ金属層２９の上にアル
ミ層３０を積層して第４の配線層３を形成する。次に、
第３の層間の絶縁膜２８の上及びアルミ層３０の上に下
地層２１を形成した後、この下地層２１上に第４の層間
絶縁層２２をシリケートガラスで形成する。そして、こ
の第４の眉間絶縁層２２の所定部にコンタクトホール２
２ａを開設した後、第３図Ｈに示すように、バリヤ層３
４とアルミ層３３を積層してビット線ＤＬを形成し、さ
らに、アルミ層３３の上に表面保護層３５を形成して５
−ＲＡＭが完成する。

以上、実施例について説明したが、本発明はこれに限定
されるものではなく各種の設計変更が可能である。

なお、上記実施例では、各ＭＩＳ型トランジスタがｎチ
ャンネル型である場合について説明したが、ｐ型チャン
ネルである場合においては各部における導電型を図示と
は逆の導電型に選定するなど種々の変形変更をなし得る
ことはいうまでもない。

［発明の効果］ 以上の説明から明らかなように、本発明に係る半導体装
置の製造方法によれば、第２の層間絶縁層のうち、第２
の配線層及び第３の配線層間の絶縁耐圧の必要な部分を
除いて除去したため、アルミコンタクトが形成される第
２配線層側でのコンタクトホールの垂直段差を緩和出来
、良好なステップカバレッジを得られる効果がある。

【図面の簡単な説明】

第１図Ａ〜第１図Ｇは本発明に係る半導体装置の製造方
法の概略を示す断面説明図、第２図は要部を示す平面図
、第３図Ａ〜第３図Ｈは実施例の工程を示す断面図、第
４図は５−ＲＡＭの等価回路図、第５図は従来例の断面
図、第６図〜第９図は５−ＲＡＭの製造工程を示す平面
図である。 ２・・・第２の配線層、８・・・第１の配線層、１１・
・・第１の層間絶縁層、１４・・・第２の眉間絶縁層、
２８・・・第３の層間絶縁層、２８ａ・・・コンタクト
ホール。 ２番２の駈農層 安静表示１千面区 第２図 （尖　　メイラ　　イタ１１） 第３図Ｃ 第３図り 第３図Ｅ 第３図Ｆ Ｑｌ−０４：）ランジスク Ｒ１，Ｒｚ　　’　　祇　硫 ＷＬ　：　ワード線 ＤＬ、ＤＬ　： ビット線 ５−ＲＡＭ’＊　　イ面　ＯＳ　　画 策４図 ５−ＲＡＭ／）裂跋工ｆｌを示す平面図第６図 ５−ＲＡＭのＩ！！筺工程玉示す平面図第７図 Ｓ−ＲＡＭｆ）”ｆｆ度Ｉ眉１．Ｒｔ干ｉａ図第８図

Claims (1)

【特許請求の範囲】
1. （１）一対のＭＩＳ型トランジスタで構成されたフリッ
   プフロップ回路と、一対のスイッチングトランジスタと
   で構成されたメモリセルとを有し、該一対のスイッチン
   グトランジスタが一対のビット線に接続された半導体装
   置の製造方法において、配線層間の層間膜を、絶縁耐圧
   の必要な部分を除いて除去する工程を備えたことを特徴
   とする半導体装置の製造方法。