JPH0385746A - 誘電体分離型半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は直接接着技術を利用した誘電体分離型半導体基
板の製造方法に関する。

（従来の技術） 半導体装置の素子間分離を絶縁体で行ういわゆる誘電体
分離技術はｐｎ接合分離技術に比べて■高温動作時にお
いても洩れ電流が少なくラッチアップが無い、■高耐圧
素子を分離する際でも分離に必要な面積が少ない、■電
圧印加の極性を考慮する必要がない、■寄生容量が少な
い、等の特徴を持っている。誘電体分離を実現するため
にいくつかの方法が知られている。例えば、ＳＯ８と呼
ばれるサファイヤ基板状にシリコンを気相成長させる方
法、絶縁膜上に滞積した非晶質シリコンを再結晶させる
方法、シリコンウェハの一部をエツチングし酸化膜を形
成した後多結晶シリコンを堆積し裏側から研磨すること
で多結晶シリコンで保持されて島状に分離された結、！
１ｌｌｌシリコンを得る方法、直接接着を利用した方法
などである。

このうち直接接着を利用した誘電体分離型半導体基板は
、厚くて高品質の活性層が得られることや、反りが少な
い等の特徴を持ち、例えばパワＩＣに応用される。

このパワーＩＣ用基板の製造は、従来例えば第２図の様
に行なわれていた。

まず少なくとも一方の面が鏡面研磨されたシリコンウェ
ハ２１，２２を用意しく箇２図ａ）、少なくとも１枚の
表面に酸化膜２３を形成する（同ｂ）。次にこれらのウ
ェハを直接接着して一体化しく同ｃ）、図の上側すなわ
ち活性層側のシリコンウェハ２１を規定の厚さまで減ら
す（同ｄ）。

この活性層２１′は酸化膜２３によって台となるウェハ
２２と縦方向の分離がなされている。続いて表面より酸
化膜２３まで溝２４を形成しく同ｅ）、溝の側面に酸化
膜２５を形成することで（同ｆ）活性層を横方向に分離
する。

さらに、活性層側ウェハ２１の島領域２６のうちロジッ
ク用素子が作られる島にウェル２７を形成し、島上面の
酸化膜２５の一部を除去する（同く３） ｇ）。そして、同時成長法によりウェルを単結晶シリコ
ン２８溝を多結晶シリコン２９で埋める（同ｈ）。

最後に表面の平坦化を行ない誘電体分離型半導体基板を
得る（同ｉ）。

ウェルの形成はロジックの低耐圧デバイスを高性能化す
るためであり、単結晶シリコンを同時成長させるのは、
製造基板のコストを低下させるためである。

（発Ｉ’１１が解決しようとする課題）上述した同時成
長は１１００°Ｃ前後の温度で行なわれ、基板のシリコ
ンが露出した部分には単結晶シリコン２８を酸化膜２５
で覆われた部分には多結晶シリコン２９を同時に成長さ
せる方法である。しかしながら、この時、温度が低すぎ
ると、単結晶シリコンに結晶欠陥が多くなり、逆に、温
度が高すぎると溝への多結晶シリコンの埋まり具合が悪
化する。双方が両立する温度範囲はせまく、このため安
定して同時成長を行なうことは困難であった。

（４） ［発明の構成コ （課題を解決するための手段） 本発明は前記欠点を解決するもので、始めに、高い温度
で単結晶シリコンをウェルにエピタキシャル成長させて
から、このエビ温度より低い温度で溝に多結晶シリコン
を堆積する誘電体分離型半導体基板の製造方法である。

（作　　用） 本発明では、始めにエピタキシャル成長に充分な温度で
成長を行なうので、良質な７１１結晶シリコンが得られ
る。その後、情理めに都合のよい低い温度で多結晶シリ
コンを成長させるので、溝の埋まり具合は良好である。

後の低温成長の際には、すでに必要なエピタキシャル成
長は終っているのでエビ部の特性が悪くなることはない
。その結果、本発明では先に高温で単結晶シリコンを成
長させてから、温度を下げて多結晶シリコンを堆積する
ことにより、従来の方法に比較して、良質な単結晶シリ
コンをウェル部周辺に成長することができて、且つ多結
晶シリコンが分離溝に十分に埋められるように堆積する
ことができる。

（実施例） 以下本発明の詳細な説明する。

Ｐ型、非抵抗１００ｃｍ、方位（１００）　、厚さ５５
０μｍの片面が鏡面に研磨された直径４インチのシリコ
ンウェハを用意し、表面に厚さ０．６μｍの熱酸化膜を
形成した後直接接着した。直接接着の具体的な工程は以
下の通りである。先ず接着する基板をＨ２ＳＯ４−Ｈ２
０２混合波、ＨＣ１−Ｈ２Ｏ，、混合液、王水等で洗浄
した後、１０分程度水洗し、スピンナ等で脱水処理をす
る。

これらの処理を経た基板を、清浄な雰囲気下でその鏡面
同士を密着させる。この操作により２枚の基板はある程
度の強度をもって接着する。更にこうして接着した基板
を拡散炉などで熱処理することで接着強度が上がり、２
枚の基板が完全に一体化される。接着強度の向上は約２
００°Ｃ以上の熱処理で観察される。熱処理雰囲気にと
くに注意はいらない。本実施例では、洗浄をＨ２Ｓ０４
ＨＯ混合液とＨＣＩ　　Ｈ２０２混合液で行い、２ 熱処理は少量の酸素を含む窒素中で１１００℃、２時間
行った（第１図ｂ）。

この基板を従来法（第２図）と同様に直接接着してから
（同Ｃ）、活性層側ウェハ１１を研磨して（第１図ｄ）
、分離溝１４を形成しく同ｅ）、この溝に酸化膜１５を
形成した（同ｆ）。この基板の活外層１１′の厚さは６
０μｍ、満１４の幅は１００μｍである。次にウェル１
７を形成してから島の」二面の酸化膜１５の一部を残し
て除去した（同ｇ）。

この基板に１２００℃で三塩化シランの熱分解により単
結晶シリコン１８をウェル１７が埋まるまで成長させ（
同ｈ）、ひきつづき、基板の温度を１０００℃に下げて
、三塩化シランの熱分解を続は多結晶シリコン１９をＶ
溝が埋まるまで堆積させてから（同ｌ）、再度、研磨す
ることにより誘電体分離型半導体基板とした（同」）。

このようにして得た半導体基板を島の中央から切断して
、断面を鏡面研磨後、ライトエツチングしてウェル部の
単結晶シリコンの結晶性と多結晶（７） シリコンのＶ溝への埋まり具合を調べた。その結果、単
結晶シリコンの結晶欠陥は観察されず、溝に埋めた多結
晶シリコンも隙間や空洞がなく埋まり具合も良好であっ
た。

また、前記と同様な基板（同ｇ）を用いて、先に１１８
０°Ｃで単結晶シリコンを成長させてから、温度を１０
３０℃に下げて多結晶シリコンを成長させた場合も、こ
の断面を前記と同様に調べると、前記と同様に良好であ
った。

［発明の効果］ 本発明によりウェル部周辺の単結晶シリコンに結晶欠陥
が少なく、溝が多結晶シリコンで十分に埋められて隙間
や空洞のない誘電体分離型半導体基板を作成することが
出来る。

よって、この半導体基板より高性能の半導体素子を製造
することが出来る。

尚、本発明は接着型以外の単一のシリコン基板に単結晶
シリコンと多結晶シリコンを堆積するときにも適用でき
る。

【図面の簡単な説明】

（８〉 第１図は本発明による誘電体分離型半導体基板の製造方
法、第２図は従来法による誘電体分離型半導体基板の製
造方法を説明する図である。 １１．１２，２１．２２・・・鏡面研磨されたウェハ、
１１’、２１’・・・活性層、１３，１５，２３゜２５
・・・酸化膜、１４，２４．・・・活性層分離溝、１６
．２６・・・島領域、１７．２７・・・ウェル、１８゜
２８・・−ｆｉｌを結晶シリコン、１９．２９・・多結
晶シリコン、２０．３０・・・高濃度Ｎ＋層、１０．３
１・・・高濃度Ｐ＋層。

Claims (1)

【特許請求の範囲】
1. （１）半導体素子が形成され活性層となる第１のシリコ
   ン基板と、 前記第１のシリコン基板を支持する第２のシリコン基板
   とを酸化膜を介して直接接着してなり、前記第１のシリ
   コン基板は表面から前記、酸化膜に達する溝により複数
   領域に分離された半導体基板の製造方法において、前記
   溝を多結晶シリコンで埋め込む工程と溝以外の部分に単
   結晶シリコンを成長させる工程を連続的に行なう時に、
   最初単結晶シリコンが無転移で成長できる温度で成長を
   行ない、その後、この成長温度より低い温度で、少なく
   とも溝が埋まるまで多結晶シリコンの成長を行なうこと
   を特徴とする誘電体分離型半導体基板の製造方法。