JPH0384972A - ジョセフソン回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｖＡ要］ ジョセフソン回路に関し、 低抵抗と高抵抗の２種類のシート抵抗値をもつ抵抗体を
使用することにより、抵抗回路の面積を適正なものにし
て高集積化及び高速化を実現すると共に、かかる２種類
の抵抗体を容易に形成することができるジョセフソン回
路を提供することを目的とし、 基板上に形成された第１及び第２の抵抗層と、前記第１
及び第２の抵抗層上に形成され、前記第１及び第２の抵
抗層に接続するＮｂにオプ）層とを有するジョセフソン
回路において、前記第１の抵抗層がＺｒ（ジルコニウム
）層上にＭｏ（モリブデン）Ｍを成膜した積層構造であ
り、前記第２の抵抗層がジルコニウム層の単層構造であ
るように構成する。

［産業上の利用分野］ 本発明はジョセフソン回路及びその製造方法に関する。

近年、Ｎｂ／Ａ、ｌ！　　（アルミニウム）酸化物／Ｎ
ｂ構造のジョセフソン接合を用いた集積回路の高速動作
について、数多くの報告がなされている。

こうしたジョセフソン集積回路において、複雑な論理動
作を行なわせるためには論理ゲートの数を増やすことが
必要であるが、その反面、ゲート数が増加すると遅延時
間の増大を招き、計算速度が遅くなるという問題がある
。

従って、ゲートの面積を小さくして高集積化を図ること
により、高機能性と共に高速性を保持することが要望さ
れている。

［従来の技術］ 従来のジョセフソン回路は、Ｎｂ／ＡＪ酸化物／Ｎｂ構
遺により接合部を形成し、また層間絶縁膜として５ｉＯ
ｚ（シリコン酸化ＷＡ）を用い、抵抗体としてＭｏ又は
Ｚｒを用いて作製されていた。

そして抵抗体にＭＯを用いる場合には、ＭＯ抵抗層とＮ
ｂ下部電極層との間に抵抗保護層が設けられていた。

すなわち、第４図に示されるように、Ｓｔ（シリコン〉
基板２上にＮｂグランドブレー７層４が形成され、この
Ｎｂグランドプレー７層４上に、眉間絶縁層６を介して
、Ｍｏ抵抗層３０が形成されている。またＮｂグランド
ブレー７層４上には誘電体層６を介してＮｂ下部電極層
３２ａ、３２ｂ、３２ｃが形成されている。

そしてＮｂ下部電極層３２ａは、層間絶縁層６に開口さ
れたスルーホールを介して、Ｎｂグランドブレー７層４
に接続されている。またＮｂ下部を極層３２ａ、３２ｂ
はそれぞれＭｏ抵抗層３０と接続されているが、その＃
ＣＣ郡部除＜Ｍｏ抵抗層３０とＮｂ下部電極層３２ａ、
３２ｂとの間には、ＳｉＯ２からなる抵抗保護層３４が
設けられている。

さらにＮｂ下部を極層３２ｂ上には、Ａｊ層及びＡＪＩ
Ｐｉ化物層からなるバリア層１８ａ及びＮｂ上部電極層
２０ａが順に形成され、ジョセフソン接合を構成してい
る。

そしてＮｂ下部電極層３２ａ、３２ｂ、３２ｃ及びＮｂ
上部電極層２Ｏａ上には、誘電体層２２が形成されてい
る。さらにこの誘電体層２２上にはＮｂ配線層２８が形
成され、誘電体層２２に開口されたコンタクトホールを
介して、それぞれＮｂ上部電極層２０ａ及びＮｂ下部電
極層３２ｃと接続されている。

また、ＭＯの代わりに、Ｚｒを用いて抵抗層を形成する
ことが提案されている（本願出願人による平成元年７月
１５日付特許願参照）。

この提案例においては、ＭＯ抵抗層の代わりにＺｒ抵抗
層が眉間絶縁層上に形成されている。そしてＺｒ抵抗層
は、ＣＦ、を使用したＲＩＥ加工において、Ｎｂ層との
選択比が十分に大きいため、従来のようにＺｒ抵抗層と
Ｎｂ下部電極層との間にエツチングストッパーとしての
抵抗保護層を設ける必要がなくなる。

従って、抵抗保護層を形成する際のマスクアラインメン
ト精度分の寸法だけ抵抗層の面積を小さくすることがで
き、従ってゲート面積を縮小することができる。

［発明が解決しようとする課題］ ジョセフソン回路を用いて集積回路を構成するには、低
抵抗と高抵抗の２種類の抵抗体が必要とされる。前者は
、ゲート内のダンピング抵抗や負荷抵抗などに用いられ
るもので、１〜２Ωの抵抗値である。一方、後者は、サ
プライ抵抗として用いるもので、約５０Ωの抵抗値であ
る。

上記従来のジョセフソン回路回路においては、抵抗体し
て主にＭｏが用いられてきたが、このＭｏ抵抗層のみに
よって低抵抗と高抵抗の２種類の抵抗層を形成すること
は、無理が生じる。すなわちＭｏ抵抗層の場合、例えば
膜厚７５ｎｍにおいてシート抵抗が１．５Ω／口である
ため、低抵抗層を形成することは容易であるが、高抵抗
層を形成するには大きなパターンが必要となってしまう
。

例えば、幅を４μｍとすると、長さは１００μｍ以上の
大きさのパターンになる。

また上記のように、ＭＯの代わりに、より大きな抵抗率
をもつＺｒを抵抗体として用いることが提案されている
。Ｚｒ抵抗層の場合、同じ膜厚７５ｎｍでシート抵抗が
８Ω／口と、Ｍｏ抵抗層の約５倍であるため、高抵抗層
を形成するのに適している。しかし、低抵抗層を形成す
るには逆に困難を伴う。

従って、Ｍｏ抵抗層とＺｒ抵抗層の２種類の抵抗層を同
一回路内に併用することが考えられるが、この場合、製
造プロセスにおいて、成膜及びパターン加工を２回繰り
返さなければならず、工程が繁雑となるという問題が生
じる。

そこで本発明は、低抵抗と高抵抗の２種類のシート抵抗
値をもつ抵抗体を使用することにより、抵抗回路の面積
を適正なものにして高集積化及び高速化を実現すると共
に、かかる２種類の抵抗体を容易に形成することができ
るジョセフソン回路及びその製造方法を提供することを
目的とする。

［課題を解決するための手段］ 上記課題は、基板上に形成された第１及び第２の抵抗層
と、前記第１及び第２の抵抗層上に形成され、前記第１
及び第２の抵抗層に接続するニオブ層とを有するジョセ
フソン回路において、前記第１の抵抗層がジルコニウム
層上にモリブデン層を成膜した積層構造であり、前記第
２の抵抗層がジルコニウム層の単層構造であることを特
徴とするジョセフソン回路によって達成される。

また、上記課題は、基板上に第１及び第２の抵抗層を形
成し、前記第１及び第２の抵抗層にニオブ層を接続する
ジョセフソン回路の製造方法において、基板上にジルコ
ニウム層及びモリブデン層を順に成膜する工程と、前記
第１の抵抗層のパターンにより前記モリブデン層を選択
的にエツチングしてモリブデン抵抗層を形成する工程と
、前記第１及び第２の抵抗層のパターンにより前記ジル
コニウム層を選択的にエツチングしてジルコニウム抵抗
層を形成し、前記ジルコニウム抵抗層及びモリブデン抵
抗層のｍ層構造からなる前記第１の抵抗層並びに前記ジ
ルコニウム抵抗層の単層構造からなる前記第２の抵抗層
を形成する工程とを有すること特徴とするジョセフソン
回路の製造方法によって達成される。

さらに、上記課題は、上記方法において、前記ジルコニ
ウム層及び前記モリブデン層を順に成膜した後、前記モ
リブデン層上にエツチング停止層としてのジルコニウム
層を形成し、前記エツチング停止層としてのジルコニウ
ム層を前記第１の抵抗層のパターンによる選択エツチン
グによって前記モリブデン抵抗層上に残存させ、前記第
１の抵抗層上の前記エツチング停止層としてのジルコニ
ウム層上及び前記第２の抵抗層の前記ジルコニウム抵抗
層上にニオブ層を形成し、前記ニオブ層を前記エツチン
グ停止層としてのジルコニウム層及び前記第２の抵抗層
の前記ジルコニウム抵抗層に対して選択的にエツチング
すること特徴とするジョセフソン回路の製造方法によっ
て達成される。

［作　用］ すなわち本発明は、第１の抵抗層が抵抗率の低いＭｏ抵
抗層と抵抗率の高いＺｒ抵抗層との積層ｍ遣で形成され
ているため、それぞれの層厚を変えて組み合わせること
により、ダンピング抵抗等の抵抗値の小さい抵抗を容易
に設定することができる。また、第２の抵抗層が抵抗率
の高いＺｒ層の単層構造で形成されているため、サプラ
イ抵抗等の抵抗値の大きい抵抗を容易に設定することが
できる。

そして第１の抵抗層のＺｒ層及び第２の抵抗層のＺｒ層
を同時に成膜し、これらのＺｒ層の成膜と連続して第１
の抵抗層のＭｏ層を成膜することにより、シート抵抗値
の異なる第１及び第２の抵抗層を簡単な製造プロセスで
形成することができる。

また、第１の抵抗層の００層上に、エツチング停止層と
してのＺｒ層が形成されているため、抵抗保護層を必要
とせず、従って抵抗保護層を形成する際のマスクアライ
ンメント精度分の寸法だけ抵抗回路の面積を縮小するこ
とができる。

［実施例、］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は、本発明の一実施例によるジョセフソン回路を
示す断面図である。

例えば８１基板２上に、厚さ２００〜３００ｎｍのＮｂ
グランドプレー７層４が形成されている。

そしてこのＮｂグランドプレーン層４上に、厚さ２００
〜３００ｎｍのＳ　ｉ　Ｏ２からなる眉間絶縁層６を介
して、厚さ７５ｎｍのＺｒ抵抗層８ａ及び厚さ７５ｎｍ
のＭｏ抵抗層１０ａの２層構造からなる第１の抵抗層が
形成されている。また、厚さ７５ｎｍのＺｒ抵抗層８ｂ
の単層構造からなる第２の抵抗層が形成されている。な
お、第１の抵抗層のＺｒ抵抗層８ａ及びＭｏ抵抗層１０
ａの厚さ、第２の抵抗層のＺｒ抵抗層８ｂの厚さは、設
定する抵抗値によって変更することができる。

またＮｂグランドブレー７層４上には、眉間絶縁層６を
介して、厚さ１００〜２００ｎｍのＮｂ下部電極層１６
ａ、１６ｂ、１６ｃ、１６ｄが形成されている。そして
Ｎｂ下部電極層１６ａ、１６ｂはそれぞれ第１の抵抗層
のＭｏ抵抗層１０ａと接続され、またＮｂ下部電極層１
６ａは眉間絶縁層６に開口されたスルーホールを介して
、Ｎｂグランドブレー７層４に接続されている。さらに
Ｎｂ下部電ｆ！層１６ｃ、１６ｄは、それぞれ第２の抵
抗層のＺｒ抵抗層８ｂに接続されている。

そしてＮｂ下部Ｔ４極層１６ｂ上には、厚さ７ｎｍ程度
のＡ１層及びＡＪＩＭ化物層からなるバリア層１８ａ及
び厚さ１００〜２００ｎｍのＮｂ上部電５ｉＷＩ２０ａ
が順に形成され、ジョセフソン接合を構成している。

そして第１の抵抗層のＭｏ抵抗層１０ａ、第２の抵抗層
のＺｒ抵抗層８ｂ、Ｎｂ下部電極層１６ａ、１６ｂ、１
６ｃ、１６ｄ、及びＮｂ上部電極層２０ａ上には、厚さ
３００〜４００ｎｍの５ｔ０２からなる誘電体層２２が
形成されている。またこの誘電体層２２上には厚さ４０
０〜６００ｎｍのＮｂ配線層２８が形成され、誘電体層
２２に開口されたコンタクトホールを介して、それぞれ
Ｎｂ上部電極層２０ａ及びＮｂ下部電極層１６ｃと接続
されている。

次に、第２図を用いて、第１図に示すジョセフソン回路
の製造方法を説明する。

例えばＳＬ基板２上に、スパッタ法を用いて厚さ２００
〜３００ｎｍのＮｂ７Ｗを成膜する。そしてフォトレジ
ストでパターンを形成した後、ＣＦ４を使用したＲＩＥ
加工により、Ｎｂグランドプレー７層４を形成する（第
２図（ａ）参照）。

次いで、スパッタ法を用いて、全面に厚さ２００〜３０
０　ｎｍのＳ　ｉ　Ｏ２からなる層間絶縁層６を堆積す
る（第２図（ｂ）参照）。

次いで、スパッタ法を用いて厚さ７５ｎｍのＺｒ層８、
厚さ７５ｎｍのＭＯ層１０、及び厚さ２５ｎｍのＺｒ層
１２を順に成膜する（第２図（ｃ）参照）。

次いで、フォトレジストで第１の抵抗層のパターンを形
成した後、ＣＣｊ　４を使用したＲＩＥにより表面層の
Ｚｒ層１２を加工して、エツチング停止層としての２１
層１２ａを形成する。そしてエツチングガスをＣＦ４に
代えてＭＯ層１０のＲＩＥ加工を行ない、第１の抵抗層
のＭｏ抵抗層１０ａを形成する。このとき、最下層のＺ
ｒ層８は、ＣＦ、によってはエツチングされないため、
Ｚｒ層層表表面エツチングは停止する（第２図（ｄ）参
照）。

次いで、フォトレジストで第１及び第２の抵抗層のパタ
ーンを形成した後、ＣＣｆＪ＜を使用したＲＩＥにより
Ｚｒ層８を加工して、第１の抵抗層のＺｒ抵抗層８ａ及
び第２の抵抗層のＺｒ抵抗層８ｂを形成する。下地の層
間絶縁層６は、ＣＣＪ、によってはエツチングされない
。こうしてＺｒ抵抗層８ａ及びＭｏ抵抗層１０ａの積層
構造からなる第１の抵抗層及びＺｒ低抵抗８ｂの単層構
造からなる第２の抵抗層を形成する。なおこのとき、第
１の抵抗層のＭｏ抵抗層１０ａ上には、エツチング停止
層としての２１層１２ａが残存している（第２図（ｅ）
参照）。

そしてこのとき、第１の抵抗層のシート抵抗値は、Ｚｒ
抵抗層８ａ、Ｍｏ抵抗層１０ａ、及び２１層１２ａの各
シート抵抗を並列接続したものになる。また、第２の抵
抗層のシート抵抗値は、２ｒ低抵抗８ｂのシート抵抗値
となる。

第３図に、温度４，２ＫにおけるＺｒ抵抗層及びＭ　ｏ
抵抗層の厚さｄとシート抵抗値Ｒｓとの関係を示すと、
厚さ７５ｎｍのＺｒ抵抗層８ａ、８ｂのシート抵抗値Ｒ
ｓは約８Ω／口となり、また厚さ７５ｎｍのＭＯ抵抗層
１０のシート抵抗値Ｒ５は約１．５Ω／口となり、さら
に厚さ２５ｎｍの２１層１２ａのシート抵抗ｉＲｓは約
３０Ω／口となる。従って、第１の抵抗層のシート抵抗
値Ｒｓは約１．２１Ω／口となり、ジョセフソンゲート
内に一般的に用いられる１〜２Ωの抵抗を容易に形成す
ることができる。

また、第２の抵抗層のシート抵抗値Ｒｓは約８Ω／口と
なるため、縦横比が６程度のパターンにより、５０Ω程
度のサプライ抵抗を容易に形成することができる。

なお、これらＺｒ抵抗層８ａ、８ｂ及びＭｏ抵抗層１０
ａのそれぞれの厚さｄを変えることによって、第１及び
第２の抵抗層のシート抵抗値Ｒｓを容易に変更すること
ができる。

次いで、ＣＨＦ　ｓを使用したＲｉＥ加工により眉間絶
縁層６を選択的にエツチング除去し、スルーホール１４
を開口する（第２図（ｆ）参照）。

次いで、スパッタ法を用いて、全面に厚さ１００〜２０
０ｎｍのＮｂ層１６、厚さ７ｎｍのＡ１層及びＡｊ酸化
物層からなるバリア層１８、並びに厚さ１００〜２００
ｎｍのＮｂ！２０を順に成膜する。このときＮｂ層１６
は、スルーホール１４を介してＮｂグランドブレー７層
４に接続される（第２図（ｇ）参照）。

次いで、フォトレジストでパターンを形成した後、ＣＦ
、を使用したＲＩＥ加工によってＮｂ層２０のバターニ
ングを行ない、Ｎｂ上部電極層２０ａを形成する。続い
てＡｒ（アルゴン）スパッタリングを行ない、バリア層
１８をバターニングしてバリア層１８ａを形成する（第
２図（ｈ）参照）。

次いで、フォトレジストでパターンを形成した後、ＣＦ
、を使用したＲＩＥ加工によってＮｂ層１６をバターニ
ングし、Ｎｂ下部電［ｉ層１６ａ。

１６ｂ、１６ｃ、１６ｄを形成する。このとき、Ｎｂ下
部電極層１６ａは、Ｎｂグランドプレー７層４に接続さ
れている。またＮｂ下部電ａ層１６ｂは、Ｎｂ上部電ｆ
！層２０ａ及びバリアＮ　１８　ａと共に、ジョセフソ
ン接合を構成する。そしてＮｂ下部電’！ｆｚ層１６ａ
、１６ｂは、積層されたＺｒ抵抗層３　ａ　、　Ｍ　ｏ
抵抗層１０ａ、及び２１層１２ａからなる第１の抵抗層
にそれぞれ接続される。

同様に、Ｎｂ下部電極層１６ｃ、１６ｄは、単層のＺｒ
抵抗層８ｂからなる第２の抵抗層にそれぞれ接続される
。

なおこのとき、ＣＦ４を使用したＲＴＥによるＮｂ層の
エツチング速度が６０〜７０ｎｍ／ｍｉｎであるのに対
し、Ｚｒ層のエツチング速度はわずか０．７ｎｍ／ｍｉ
ｎであり、エツチング速度比は９０近くになる。すなわ
ちＮｂ１ｌ　６とＺｒ層との選択比は十分に大きい、ま
たＮｂ層と眉間絶縁層との選択比も同様に大きい。従っ
て、Ｎｂ層１６のパターンの際のオーバーエツチングに
より、第１及び第２の抵抗層のシート抵抗値Ｒｓが変化
するようなことはない。

こうしてＺｒ抵抗層８ａとＮｂ下部を極層１６ａ、１６
ｂとの間にエツチング停止層としての抵抗保護層を設け
る必要はなくなる（第２図（１）参照）。

次いで、スパッタ法を用いて、全面に厚さ３００〜４０
０ｎｍのＳ　ｉ　Ｏ２からなる誘電体層２２を堆積する
。続いて、ＣＨＦ　ｓを使用したＲＩＥ加工により、誘
電体層２２を選択的にエツチング除去して、Ｎｂ上部電
極層２０ａ及びＮｂ下部電極層１６ｃ上にそれぞれコン
タクトホール２４゜２６を開口する（第２図（Ｊ）参照
）。

次いで、スパッタ法を用いて厚さ４００〜６００ｎｍの
Ｎｂ［を成膜する。続いてフォトレジストでパターンを
形成した後、ＣＦ　４を使用したＲＩＥ加工により、Ｎ
ｂ上部電極層２０ａとＮｂ下部電極ＮＪ１６ｃとを接続
するＮｂ配線層２ｄを形成する（第２図（ｋ＞参照）。

こうして第１図に示すジョセフソン回路が作製される。

このように本実施例においては、第１の抵抗層が抵抗率
の低いＭｏ抵抗層１０ａと抵抗率の高いＺｒ抵抗層８ａ
との積層構造により並列接続されているため、ダンピン
グ抵抗等の抵抗値の小さい抵抗を容易に形成することが
できる。また、第２の抵抗層が抵抗率の高いＺｒ抵抗層
８ｂの単層構造であるため、サプライ抵抗等の抵抗値の
大きい抵抗を容易に形成することができる。

従って、抵抗値の異なる第１及び第２の抵抗層をそれぞ
れ適正な面積で形成することができ、全体としてジョセ
フソン集積回路の抵抗回路の面積を縮小し、ひいてはゲ
ートの面積を縮小することができる。従って、ジョセフ
ソン集積回路の高集積化及び高速化を実現することがで
きる。

そして第１及び第２の抵抗層のＺｒ層８を同時に成膜し
、このＺｒ層８の成膜と連続して第１の抵抗層のＭＯ層
１０を成膜することにより、シート抵抗値の異なる第１
の抵抗層及び第２の抵抗層を簡単な製造プロセスで形成
することができる。

従って、信頼性が向上すると共に、作製期間を短縮する
ことができる。

また、第１の抵抗層のＭＯ抵抗Ｍ　１０　ａ上に、エツ
チング停止層としてのＺｒ層１２ａが形成されているた
め、従来のような抵抗保護層を必要とせず、従って抵抗
保護層を形成する際のマスクアラインメント精度分の寸
法だけ抵抗回路の面積を縮小することができる。従って
、ジョセフソン集積回路のゲートの面積を縮小すること
ができ、ジョセフソン集積回路の高集積化及び高速化を
実現することができる。

なお、上記実施例によるジョセフソン回路においては、
第１の抵抗層として積層されたＺｒ層／Ｍｏ層の２層構
造を用いたが、上記製造方法にのべたように、Ｚｒ層／
　Ｍ　ｏ層／　Ｚ　ｒ層の３層構造であってもよい。

また逆に、上記実施例によるジョセフソン回路の製造方
法において、第１の抵抗層にエツチング停止層としての
Ｚｒ層を用いたが、このＺｒ層を用いずに従来のように
ＳｉＯ２からなる抵抗保護層を用いてもよい。

［発明の効果］ 以上のように本発明によれば、ジョセフソン回路の第１
の抵抗層が抵抗率の低いＭＯ抵抗層と抵抗率の高いＺｒ
抵抗層との積層構造であるため、ダンピング抵抗等の抵
抗値の小さい抵抗を容易に形成することができ、また第
２の抵抗層が抵抗率の高いＺｒ抵抗層単層構造であるた
め、サプライ抵抗等の抵抗値の大きい抵抗を容易に形成
することができる。

これにより、抵抗値の異なる第１及び第２の抵抗層をそ
れぞれ適正な面積で形成することが容易にでき、ジョセ
フソン集積回路の抵抗回路及びゲートの面積を縮小する
ことができ、ジョセフソン集積回路の高集積化及び高速
化を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるジョセフソン回路を示
す断面図、 第２図は第１図のジョセフソン回路の製造方法を示す工
程図、 第３図は本発明の一実施例を説明するためのグラフ、 第４図は従来のジョセフソン回路を示す断面図である。 図において、 ２・・・・・・Ｓｔ基板、 ４・・・・・・Ｎｂグランドブレーン層、６・・・・・
・層間絶縁層、 ８．１２・・・・・・Ｚｒ層、 ８ａ、８ｂ、１２ａ−・・・−Ｚｒ抵抗層、１０・・・
・・・００層、 １０ａ、３０・・・・・・Ｍｏ抵抗層、１４・・・・・
・スルーホール、 １６．２０・・・・・・Ｎｂ層、 １６ａ、１６ｂ、１６ｃ、１６ｄ、３２ａ。 ２ｂ、３２ｃ・・・・・・Ｎｂ下部電極層、１８．１８
ａ・・・・・・バリア層、 ２０ａ・・・・・・Ｎｂ上上部電層層 ２２・・・・・・誘電体層、 ２４．２６・・・・・・コンタクトホール、２８・・・
・・・Ｎｂ配線層、 ３４・・・・・・抵抗保護層。

Claims (1)

1. 【特許請求の範囲】 １、基板上に形成された第１及び第２の抵抗層と、前記
   第１及び第２の抵抗層上に形成され、前記第１及び第２
   の抵抗層に接続するニオブ層とを有するジョセフソン回
   路において、 前記第１の抵抗層がジルコニウム層上にモリブデン層を
   成膜した積層構造であり、 前記第２の抵抗層がジルコニウム層の単層構造である ことを特徴とするジョセフソン回路。 ２、基板上に第１及び第２の抵抗層を形成し、前記第１
   及び第２の抵抗層にニオブ層を接続するジョセフソン回
   路の製造方法において、 基板上にジルコニウム層及びモリブデン層を順に成膜す
   る工程と、 前記第１の抵抗層のパターンにより前記モリブデン層を
   選択的にエッチングしてモリブデン抵抗層を形成する工
   程と、 前記第１及び第２の抵抗層のパターンにより前記ジルコ
   ニウム層を選択的にエッチングしてジルコニウム抵抗層
   を形成し、前記ジルコニウム抵抗層及びモリブデン抵抗
   層の積層構造からなる前記第１の抵抗層並びに前記ジル
   コニウム抵抗層の単層構造からなる前記第２の抵抗層を
   形成する工程と を有すること特徴とするジョセフソン回路の製造方法。 ３、請求項２記載の方法において、 前記ジルコニウム層及び前記モリブデン層を順に成膜し
   た後、前記モリブデン層上にエッチング停止層としての
   ジルコニウム層を形成し、 前記エッチング停止層としてのジルコニウム層を前記第
   １の抵抗層のパターンによる選択エッチングによって前
   記モリブデン抵抗層上に残存させ、前記第１の抵抗層上
   の前記エッチング停止層としてのジルコニウム層上及び
   前記第２の抵抗層の前記ジルコニウム抵抗層上にニオブ
   層を形成し、前記ニオブ層を前記エッチング停止層とし
   てのジルコニウム層及び前記第２の抵抗層の前記ジルコ
   ニウム抵抗層に対して選択的にエッチングすることを特
   徴とするジョセフソン回路の製造方法。