JPH0384649A - バッファ制御方式 - Google Patents

バッファ制御方式

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JPH0384649A
JPH0384649A JP22214889A JP22214889A JPH0384649A JP H0384649 A JPH0384649 A JP H0384649A JP 22214889 A JP22214889 A JP 22214889A JP 22214889 A JP22214889 A JP 22214889A JP H0384649 A JPH0384649 A JP H0384649A
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JP
Japan
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buffer area
control
area
recording
program
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JP22214889A
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Inventor
Isao Sasazaki
勲 笹崎
Shigeru Hashimoto
繁 橋本
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 本発明はバッファ制御方式に関し、 複数の動作モードを有するチャネル制御装置において、
各動作モードにおける記録用バッファ領域を最大限に確
保することを目的とし、所定の制御と制御結果の記録処
理とを行う複数種別の処理部を備えたチャネルプログラ
ムを受信し、該処理部を選択起動してコマンドで指定さ
れた動作モードに設定するチャネル制御装置において、
制御用バッファ領域と記録用バッファ領域とをメモリ上
に設定する領域設定部を前記処理部にそれぞれ設け、設
定された動作モードに対応して制御用バッファ領域なら
びに記録用バッファ領域を設定するように構成する。
〔産業上の利用分野〕
本発明はチャネル制御装置におけるバッファ制御方式の
改良に関する。
中央処理装置(以下CPU )の指令に基づき、I0装
置と主メモリとの間で、CPUの動作とは独立にデータ
の授受を行うチャネル制御装置はよ(知られている。
このチャネル制御装置において、障害解析のために動作
履歴の記録(ログ)が行われているが、この記録用とし
て、プログラム領域、制御用バ・ソファ領域の他に、記
録用バッファ領域がメモリ(以下RAM;ランダムアク
セスメモリ)内に設定される。
この記録用バッファ領域は、必要な情報が記録されてい
る確率が高くなるよう、なるべく大きいことが望ましい
が、メモリ容量には限界があり、従ってプログラム領域
、制御用バッファ領域を確保した残りの領域を記録用バ
ッファ領域として割り当てている。
一方、複数の動作モードを持つチャネルプログラムを同
一構成のハードウェアにそれぞれロードし、CPUから
のモード指定によって動作モードを設定するように構成
されているチャネル制御装置が開発されているが、従来
より上記バッファ領域は共通に設定されていたため、動
作モードによっては制御用バッファ領域に無駄な領域が
生し、記録用バッファ領域を大きくとりたいという要望
に対処されていないという課題があった。
このため、動作モードごとに最大限の記録用バッファ領
域を確保できるバッファ制御方式が求められている。
〔従来の技術〕
第4図は従来のチャネル制御装置構成図、第5図は従来
例の設定動作フローチャート図である。
第4図はチャネル制御装置としてのGPIBアダプタを
示したものである。
このGPIBアダプタにロードされるチャネルプログラ
ム3dは複数の動作モード、即ち、■ GPIBに接続
された複数のIO詰装置主メモリ2との間でデータ転送
を行うノーマルモード、■ 擬似10として動作し他の
GPIBアダプタの試験に使用される擬似10モード、 ■ GPIB上のデータを記録するトレースモード、を
持ち、CPU 1のコマンドにより、いずれかの動作モ
ードに設定される。
即ち、共通のハードウェア(GPIBアダプタ)に、各
動作モードに対応する処理部を備えたチャネルプログラ
ムがロードされ、コマンドによって所定の処理部が起動
されてそれぞれの機能がGPIBアダプタに付与される
ように構成されたものである。
通常の装置では、ノーマルモードのGPIBアダプタ■
と、トレースモードのGPIBアダプタ■とが設けられ
、試験時にはGPIBアダプタ■が付加されて擬似■0
モードに設定される。
以下、GPrBアダプタにおけるモード設定ならびにバ
ッファ領域設定動作を第5図を参照しつつ説明する。
(1)電源が投入されると、CPU 1は、チャネルコ
マンド語CCHにより、DIGコマンドを発行する。
(2)  これにより、ROM 4に格納されているD
IGプログラム3aが起動され、アダプタ内各部の診断
が行われる。
(3)診断終了後、CPU 1に終了通知が送出され、
続いてIPLコマンドがCPU 1によって発行される
これにより、IPLプログラム3bが起動され、チャネ
ルプログラム3dが、C−BIIS IF部7を介して
、主メモリ2よりRAM 6に転送されてプログラム領
域6aに格納される。
(4)続いてINT(初期化)コマンドが発行され、I
NTプログラム3cが起動される。
INTプログラム3cは、各部に初期設定を施すととも
に、RAM S内に制御用バッファ領域6b、記録用バ
ッファ領域6cを設定した後、チャネルプログラム3d
に制御を移し、INTコマンドの指定する動作モードに
対応する処理部を起動する。
以後、CPU 1が発行するCCW 、 IO詰装置発
行するサービス要求等に基づき所定の処理が行われる。
以上のごとく動作モード設定前に制御用バッファ領域6
bと記録用バッファ領域6cとが設定されており、各動
作モードで共通に使用できるように、バッファ領域の大
きさが決定される。
このため、各動作モードで必要な制御用バッファ領域の
うち、最大の制御用バッファ領域6bがプログラム領域
6aを除<RAM6の領域内に確保され、残りの領域を
記録用バッファ領域6Cとして設定している。
〔発明が解決しようとする課題〕
以上説明のごとく、複数の動作モードを持つチャネル制
御装置では、モード設定前の初期設定時に、モード共通
の制御用バッファ領域ならびに記録用バッファ領域が設
定されていた。
このため、動作モードによっては制御用バッファ領域と
して不必要な大きさが設定されることになり、記録用バ
ッファ領域が大きいことが望ましいにもかかわらず、制
御用バッファ領域に無駄な領域が生じるという課題があ
った。
本発明は上記課題を解決するバッファ制御方式を提供す
ることを目的とする。
〔課題を解決するための手段〕
上記目的を達成するため、本発明のバッファ制御方式は
、第1図実施例のチャネルプログラム構成図に示すよう
に、 制御用バッファ領域6bと記録用バッファ領域6cとを
メモリ6上に設定する領域設定部12a、 12b、 
12Cを動作モードに対応する各処理部11a、 11
b、 11cにそれぞれ設ける。
〔作 用〕
チャネルプログラム11の各処理部11a、 11b、
 11cに設けられた領域設定部12a、 12b、 
12cは、それぞれ自己の制御に必要な大きさの制御用
バッファ領域6bと、記録用バッファ領域6cとをメモ
リ6に設定する。
これにより、動作モードごとに必要最小限の大きさの制
御用バッファ領域6bを設定することができ、従って制
御用バッファ領域6bに無駄がなく、限られた容量のメ
モリ6内に、最大限の大きさの記録用バッファ領域6c
を確保することができる。
〔実施例〕
本発明の実施例を図を用いて詳細に説明する。
第1図は実施例のチャネルプログラム構成図、第2図は
実施例のチャネル制御装置構成図、第3図は実施例の設
定動作フローチャート図である。
第2図において、 11はチャネルプログラムで、図示省略した共通のチャ
ネル制御部の他、第1の処理部11a(ノーマルモード
に対応)、第2の処理部11b(擬似IOモード)、第
3の処理部11c(トレースモード)を備える。
各処理部11a、 flb、 11cは、第1図に示す
ように、それぞれ所定の処理を制御する制御部14a、
 14b、 14Cと、動作結果を記録する記録処理部
13a、 13b、 13Cとを備え、メモリ6に設定
された制御用バッファ領域6b、6cを使用してそれぞ
れの処理を実行する。
本発明に係わる領域設定部12a、 12b、 12c
は、それぞれ各処理部11a、 11b、 11cの先
頭に配置されいて、制御用バッファ領域6bと記録用バ
ッファ領域6cとを設定し、制御部14a、 14b、
 14cに制御を渡す。
10は初期設定(INT)プログラムで、INTコマン
ドにより起動され、バッファ領域設定を除く各部の初期
設定を行った後、処理部11a、 11b、 11cの
うち、(NTコマンドで指示された動作モードに対応す
る処理部を起動する。
その他、全図を通じて同一符号は同一対象物を表す。
以上のごとく構成されたチャネル制御装置において、以
下に示すバッファ設定動作が行われる。
電源投入後からINTコマンド発行までは、従来例(第
5図)と同じである。即ち、 (1)電源が投入されると、CPU 1は、チャネルコ
マンド語CC−により、DIGコマンドを発行する。
これにより、ROM 4に格納されているDIGプログ
ラム3aが起動され、アダプタ内各部の診断が行われる
。診断終了後、CPU 1に終了通知が送出され、続い
てIPLコマンドがCPU 1によって発行される。こ
れにより、IPLプログラム3bが起動され、主メモリ
2よりチャネルプログラム3dがRAM 6に転送され
てプログラム領域6aに格納される。
(2)続いてINTコマンドが発行され、INTブログ
ラム10が起動される。
INTプログラム10は、各部初期設定の後、TNTコ
マンドを解析し指定動作モードに対応する処理部(以下
11aとする)を起動する。
(3)起動された処理部11aでは、まず領域処理部1
2aが動作し、予め登録されている制御用バッファ領域
6b、記録用バッファ領域6cを設定し、制御部14a
に制御を移す。
以上により、第3図に示すように、それぞれの動作モー
ドに必要な制御用バッファ領域6bがメモリ6に設定さ
れ、残りが記録用バッファ領域6cとして設定されるこ
とになる。
なお、トレースモードではトレースデータそのものが制
御用バッファ領域6bに格納されるため、制御用バッフ
ァ領域6bが大きくとられる。
以上のごとく、付与された機能に応じて必要な制御用バ
ッファ領域6b、記録用バッファ領域6cが設定される
ため、メモリ6の容量を有効に使用して記録用バッファ
領域6cを最大限に確保することが可能となる。
〔発明の効果〕
本発明は、複数の動作モードを持つチャネルプログラム
をロードし、コマンドにより動作モードを設定するチャ
ネル制御装置において、各動作モードで制御用バッファ
領域ならびに記録用バッファ領域とを設定するように構
成したチャネル制御方式を提供するもので、動作モード
共通に設定した従来と比較して、限られたメモリに記録
用バッファ領域を最大限に確保できる効果がある。
【図面の簡単な説明】
第1図は実施例のチャネルプログラム構成図、第2図は
実施例のチャネル制御装置構成図、第3図は実施例の設
定動作フローチャート図、第4図は従来のチャネル制御
装置構成図、第5図は従来例の設定動作フローチャート
図である。 図中、1は中央処理装置CPU 、2は主メモリ、3a
はDIGプログラム、3bはIPLプログラム、3cは
INTプログラム、3dはチャネルプログラム、4はR
OM 、5はマイクロプロセッサユニットMPU 、6
はメモリ、RAM、7はC−BUS IF部、8はGP
IB IF部、10はINTプログラム、11はチャネ
ルプログラム、11aはノーマルモードに対応する第1
の処理部、11bは擬似10モードに対応する第2の処
理部、11cはトレースモードに対応する第3の処理部
、12a、 12b、 12cは各動作モードにおける
領域設定部、13a、 13b、 13cは各動作モー
ドにおける記録処理部、14a、 14b、 14cは
各動作モードにおける制御部、■。 II、  IIIはGPIBアダプタである。

Claims (1)

  1. 【特許請求の範囲】  所定の制御と制御結果の記録処理とを行う複数種別の
    処理部(11a、11b、11c)を備えたチャネルプ
    ログラム(11)を受信し、該処理部を選択起動してコ
    マンドで指定された動作モードに設定するチャネル制御
    装置において、 制御用バッファ領域(6b)と記録用バッファ領域(6
    c)とをメモリ(6)上に設定する領域設定部(12a
    、12b、12c)を前記処理部(11a、11b、1
    1c)にそれぞれ設け、 設定された動作モードに対応して制御用バッファ領域(
    6b)ならびに記録用バッファ領域(6c)を設定する
    ことを特徴とするバッファ制御方式。
JP22214889A 1989-08-28 1989-08-28 バッファ制御方式 Pending JPH0384649A (ja)

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JP22214889A JPH0384649A (ja) 1989-08-28 1989-08-28 バッファ制御方式

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JP22214889A JPH0384649A (ja) 1989-08-28 1989-08-28 バッファ制御方式

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JPH0384649A true JPH0384649A (ja) 1991-04-10

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JP22214889A Pending JPH0384649A (ja) 1989-08-28 1989-08-28 バッファ制御方式

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06214934A (ja) * 1992-11-18 1994-08-05 Internatl Business Mach Corp <Ibm> プログラム可能な外部記憶制御装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06214934A (ja) * 1992-11-18 1994-08-05 Internatl Business Mach Corp <Ibm> プログラム可能な外部記憶制御装置
US5625840A (en) * 1992-11-18 1997-04-29 International Business Machines Corporation Programmable external storage control apparatus

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