JPH0377131A - 大小比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大小比較回路に係り、詳しくは、複数ビット
で表される数の大小を比較する大小比較回路に関する。

コンピュータではビットを最小のデータ単位として用い
、例えばｎ個の２進数字で表されるデータはｎビットの
データと呼ぶが、演算処理に際してはビット数の異なる
２進数や２の補数表示を行う２進数の比較を行うことが
必要であり、これには高速化や正確性の要求がある。

〔従来の技術〕

従来、２進数表示の多ビットの数の大小を比較するには
、例えば第４図に示すような大小比較回路１で行ってい
る。これは、１６ビツトの２進数Ｘ（ＸＯ−Ｘ１５）と
、同じ＜１６ビツトの２進数Ｙ（ＹＯ〜Ｙ１５）とを符
号無整数の状態で比較するもので、数値Ｘ、Ｙは符号付
整数であり、２の補数表示による負の数も含むものであ
る。なお、ＡＯ−Ａ１５およびＢＯ−Ｂ１５は大小比較
回路１の入力端子を表している。また、大小比較回路１
の細部は後述の実施例と同様であるので、後に詳述する
。

ここで、２の補数（２’ｓ　　ｃｏｍｐｌｅｍｅｎｔ）
について説明すると、計算機の内部においては、２進数
の形で演算が行われる。この場合、負の数を表わしたり
、減算を加算に置き換えるために用いられるのが補数で
ある。２進数の各桁のビットを反転した数を“１の補数
”といい、その“１の補数”に１を加えたのが“２の補
数“である。例えば（０１０１）２の“１の補数”は、
各桁ビットを反転させて（１０１０）　Ｚになる。これ
に１を加えて（１０１１）２としたのが２の補数であり
、次の関係式で表される。

２の補数−１の補数＋１ ４ピントで表わし得る数は（００００）　２〜（１１１
１）２の１６種類であるが、これをそのまま用いたので
は、０〜１５の正の数しか扱えない。そこで、正の数は
最大（０１１１）ｚまでしか表せないことにし、（１０
００）　ｚ〜（１１１１）Ｚまでは負の数を表すことに
する方式が採られ、上記従来例はこれを１６ビソトに応
用ししている。

したがって、以上のように、２の補数ｍは、負の数−ｍ
とほぼ同様な性質を持つ、このため、コンピュータの中
の２進数では、負の数を２の補数で表し、正の数と区別
をつける場合は、先頭の１ピツ）　（ＭＳＢ）が０の場
合に正、“ｌ”の場合に負と決めている。なお、この場
合のＭＳＢは符号ビットに相当する。

〔発明が解決しようとする課題〕

しかしながら、このような従来の大小比較回路にあって
は、２の補数表示の負の数を適切に考慮した構成となっ
ていないため、大小比較を行った場合に、例えばＭＳＢ
＝１で負の数であるにも拘らず、正の数として−１＞０
というように誤った大小比較判定を行うという問題点が
あった。

そこで本発明は、２の補数表示の大小比較を正確に行う
ことのできる大小比較回路を提供することを目的として
いる。

〔課題を解決するための手段〕

本発明による大小比較回路は上記目的達成のため、２の
補数表示を行い、符号ビットにより正、負を表す２つの
２進整数ＸとＹの大小関係を符号無整数比較回路で判定
する回路であって、符号無整数比較回路の一方の入力に
は、整数Ｘの符号ビットと整数Ｙの符号ビット以外のビ
ットを入力し、他方の入力には整数Ｙの符号ビットと整
数Ｘの符号ビット以外のビットを入力して前記大小関係
を判定するように構成している。

〔作用〕

本発明では、２進数Ｘと２進数Ｙを比較する際、多数Ｘ
、ＹのＭＳＢ（符号ビット）のみが相互に入れ替えられ
て比較される。

したがって、ＭＳＢ＝１で負の数である場合には判定が
逆となり、これが正確な判定結果と合致し、結果的に大
小比較が正確に行われる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜３図は本発明に係る大小比較回路の一実施例を示
す図である。第１図は大小比較回路の構成を示す図であ
り、この図において、１０は大小比較回路である。大小
比較回路１０は構成を従来例と同じく、１６ビツトの符
号付の２進整数（以下、適宜単に整数という）Ｘ、Ｙの
大小比較を符号無整数の状態で行うものである。大小比
較回路ＩＯには２の補数表示を行い、符号ピッ）（ＭＳ
Ｂが相当）により正、負を表す２つの２進整数Ｘ、Ｙが
従来例と同様に入力されるが、その入力形態が異なって
いる。

すなわち、大小比較回路１０の一方の入力端千日１５に
は整数Ｘの符号ピントであるＸ１５が入力され、入力端
子ＢＯ〜Ｂ１４には整数Ｙの符号ビン）Ｙ１５以外のビ
ットＹＯ〜Ｙ１４が入力される。また、大小比較回路１
０の他方の入力端子Ａ１５には整数Ｙの符号ビットであ
るＹ１５が入力され、入力端子ＡＯ〜Ａ、１４には整数
Ｘの符号ビットＸ１５以外のビットＸＯ〜Ｘ１４が入力
される。このような入力形態は、例えばパスラインを介
して送られてくる整数Ｘ、Ｙをそれぞれ別個のレジスタ
にラッチしておき、各レジスタと大小比較回路１０との
間の配線の接続を上述のような入力が得られるように変
更すれば、簡単に構成できる。

大小比較回路１０では４ビツト毎に２つの整数Ｘ、Ｙの
比較を行っており、その４ビツト毎の比較回路１１ａ〜
ｌｉｄは第２図のような接続関係にある。

比較回路１１ａには入力端子Ａ１２〜Ａ１５からの４ビ
ツトが端子Ａ　Ｏ−Ａ　３に供給され、入力端子Ｂ１２
〜Ｂ１５からの４ビツトが端子ＢＯ−８４に供給され、
さらに下位ビットからの桁上げ信号Ｃｉｎが入力される
。他の比較回路１１ｂ〜ｌｉｄについても信号の入力関
係は同様でそれぞれ４ビア）ずつの比較を行う。なお、
比較回路ｌｉｄに入力される桁上げ信号については（：
、ｉ　ｎ＝ｏであり、下位側の比較結果Ｃｏｕｔが上位
側へのＣ４ｎとなる。

ここで、比較回路１１ａ〜Ｉｌｄのうちの１つの詳細な
回路は第３図のように示され、インバータ１２ａ　〜１
２　ｄ　”−アンドゲート１３ａ〜１３ｄ、１４ａ〜１
４ｄ。

１５およびエクスクル−シブノアゲート１６ａ〜１６ｄ
により構成される。各ゲートによる４ビツトの大小比較
は、次の論理式で表される。

Ｃｏ　ｕ　　ｔ　＝Ａ３・Ｂ３ 但し、Ａ３〜ＡＯ：数値Ｘの２進数に対応８３〜ＢＯ：
数値Ｙの２進数に対応 Ｃｏｕｔ：Ｘ＞Ｙなら”１”になる出力Ｃ４ｎ：自分よ
り下のビットの比較結果。

自分より下がない場合は“０” を入力。

したがって、この論理式により次のように大小関係が判
定される。

＊　Ａ３＝１．Ｂ３＝ＯならＸ＞Ｙである。

本第３ビツトが等しく、Ａ２＝１．Ｂ２＝０ならＸ＞Ｙ
である。

本第３〜２ビツトが等しく、Ａ１＝１．Ｂ１＝０ならＸ
＞Ｙである。

本第３〜１ビツトが等しく、ＡＯ＝１．ＢＯ＝０ならＸ
＞Ｙである。

本第３〜０ビツトが等しいなら、大小関係はＣｔに依存
する。

以上の構成において、１６ビツトの整数Ｘ、Ｙの大小比
較を行う場合、各整数ｘ、ｙの符号ビットであるＭＳＢ
（Ｘ１５とＹ１５）のみが相互に入れ替えられて大小比
較回路１０に入力されて比較される。

したがって、ＭＳＢ＝１で負の数を表す場合は判定が逆
となって比較結果が出力されるが、実際上は負であるか
ら小さいはずであり、結果的には正確な判定結果と合致
し、従来と異なり大小比較の誤りをなくして正確な比較
判定を行うことができる。

なお、上記実施例は１６ビツトの例であるがこれに限ら
ず、他のビット数でもよいのは勿論である。

〔発明の効果〕

本発明によれば、２の補数表示を行い、符号ビットによ
り正、負を表す２つの２進整数の大小関係の判定を誤り
をなくして正確に行うことができる。

【図面の簡単な説明】

第１〜３図は本発明に係る大小比較回路の一実施例を示
す図であり、 第１図はその構成を示す図、 第２図はその４ビツト毎の構成を示すブロック図、 第３図はその１つの比較回路の回路図、第４図は従来の
大小比較回路の構成を示す図である。 １０・・・・・・大小比較回路、 １．１ａ〜ｌｉｄ・・・・・・比較回路、１２ａ〜１２
ｄ・・・・・・インバータ、１３ａ−Ｌ３ｄ　、　１４
ａ　〜１４ｄ　、　１５−＝−＝アンドゲート、１６・
・・・・・エクスクル−シブノアゲート、Ｘ、Ｙ・・・
・・・符号材の２進整数。 一実施例の４ビツト毎の構成を示すブロック図第２図 Ｘｌ−Ｘ１５、Ｙ１〜Ｙ１５：符号材の２進整数−実施
例の構成を示す図 第１図 従来例の大小比較回路の構成を示す図 第４図

Claims (1)

1. 【特許請求の範囲】 ２の補数表示を行い、符号ビットにより正、負を表す２
   つの２進整数ＸとＹの大小関係を符号無整数比較回路で
   判定する回路であって、 符号無整数比較回路の一方の入力には、整数Ｘの符号ビ
   ットと整数Ｙの符号ビット以外のビットを入力し、 他方の入力には整数Ｙの符号ビットと整数Ｘの符号ビッ
   ト以外のビットを入力して前記大小関係を判定するよう
   に構成したことを特徴とする大小比較回路。