JPH0375960B2 - - Google Patents
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- JPH0375960B2 JPH0375960B2 JP57065052A JP6505282A JPH0375960B2 JP H0375960 B2 JPH0375960 B2 JP H0375960B2 JP 57065052 A JP57065052 A JP 57065052A JP 6505282 A JP6505282 A JP 6505282A JP H0375960 B2 JPH0375960 B2 JP H0375960B2
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- transistor
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明はCCD撮像素子、液晶デイスプレイ、
メモリ装置等を駆動するためのシフトレジスタに
使用して好適な信号伝送回路に関する。
メモリ装置等を駆動するためのシフトレジスタに
使用して好適な信号伝送回路に関する。
例えばCCD撮像素子の水平走査線を１ライン
づつ順次駆動するためのシフトレジスタとして、
従来第１図に示すような回路が用いられていた。
づつ順次駆動するためのシフトレジスタとして、
従来第１図に示すような回路が用いられていた。
図において、入力端子１がエンハンスメント型
のMOSトランジスタT1のゲートに接続され、こ
のトランジスタT1のソースが接地ライン２に接
続され、ドレインがデイプレシヨン型のMOSト
ランジスタT2のソースとゲートに接続され、こ
のトランジスタT2のドレインが電源ライン３に
接続される。
のMOSトランジスタT1のゲートに接続され、こ
のトランジスタT1のソースが接地ライン２に接
続され、ドレインがデイプレシヨン型のMOSト
ランジスタT2のソースとゲートに接続され、こ
のトランジスタT2のドレインが電源ライン３に
接続される。
このトランジスタT1，T2のドレインソースの
接続点がトランスミツシヨンゲートを構成するエ
ンハンスメント型のMOSトランジスタT31のソー
スドレインを通じてトランジスタT1，T2と同様
に接続されたトランジスタT41，T51に接続され、
このトランジスタT41，T51の接続点がトランス
ミツシヨンゲートを構成するエンハンスメント型
のMOSトランジスタT61のソースドレインを通じ
てトランジスタT1，T2と同様に接続されたトラ
ンジスタT71，T81に接続される。
接続点がトランスミツシヨンゲートを構成するエ
ンハンスメント型のMOSトランジスタT31のソー
スドレインを通じてトランジスタT1，T2と同様
に接続されたトランジスタT41，T51に接続され、
このトランジスタT41，T51の接続点がトランス
ミツシヨンゲートを構成するエンハンスメント型
のMOSトランジスタT61のソースドレインを通じ
てトランジスタT1，T2と同様に接続されたトラ
ンジスタT71，T81に接続される。
このトランジスタT31〜T81の回路が順次繰り
返し接続される。なお図中符号のサフイツクスの
上位を共通、下位を順次変更して示す。
返し接続される。なお図中符号のサフイツクスの
上位を共通、下位を順次変更して示す。
さらに互いに位相の異なるクロツク信号φ1，
φ2の供給されるクロツク端子４，５がそれぞれ
トランジスタT31，T32……及びトランジスタ
T61，T62……のゲートに接続される。
φ2の供給されるクロツク端子４，５がそれぞれ
トランジスタT31，T32……及びトランジスタ
T61，T62……のゲートに接続される。
この回路において、クロツク端子４，５には第
２図Ａ，Ｂに示すようなクロツク信号φ1，φ2が
供給される。これに対して入力端子１には例えば
第２図Ｃに示すような信号φINが供給される。
２図Ａ，Ｂに示すようなクロツク信号φ1，φ2が
供給される。これに対して入力端子１には例えば
第２図Ｃに示すような信号φINが供給される。
これによつてまずトランジスタT1，T2の接続
点には第２図Ｄに示すような反転電圧V1が現
れる。
点には第２図Ｄに示すような反転電圧V1が現
れる。
次にV1が信号φ1でサンプリングされ、トラン
ジスタT41のゲートにホールドされ、第２図Ｅ
に示すような電圧V2が現れる。これによつてト
ランジスタT41，T51の接続点には第２図Ｆに
示すような反転電圧V3が現れる。この電圧V3に
て例えば第１の水平走査線が駆動される。
ジスタT41のゲートにホールドされ、第２図Ｅ
に示すような電圧V2が現れる。これによつてト
ランジスタT41，T51の接続点には第２図Ｆに
示すような反転電圧V3が現れる。この電圧V3に
て例えば第１の水平走査線が駆動される。
さらにV3が信号φ2でサンプリングされ、トラ
ンジスタ71のゲートにホールドされ、第２図Ｇ
に示すような電圧V4が現われる。これによつて
トランジスタT71，T81の接続点、トランジス
タT42のゲート、トランジスタT42，T52の接続
点にはそれぞれ第２図Ｈ，Ｉ，Ｊに示すような
電圧V5，V6，V7が現われ、この電圧V7にて第２
の水平走査線が駆動される。以下上述の動作が順
次行われる。
ンジスタ71のゲートにホールドされ、第２図Ｇ
に示すような電圧V4が現われる。これによつて
トランジスタT71，T81の接続点、トランジス
タT42のゲート、トランジスタT42，T52の接続
点にはそれぞれ第２図Ｈ，Ｉ，Ｊに示すような
電圧V5，V6，V7が現われ、この電圧V7にて第２
の水平走査線が駆動される。以下上述の動作が順
次行われる。
ここで、トランスミツシヨンゲートを構成する
トランジスタT31，T61……のしきい値をVthとし
てＶ（φ1，φ2）p-p≧VDD＋Vth（VDDは電源ライン３
の電圧）の条件が満されれば、トランスミツシヨ
ンゲートを通して信号が伝送される。
トランジスタT31，T61……のしきい値をVthとし
てＶ（φ1，φ2）p-p≧VDD＋Vth（VDDは電源ライン３
の電圧）の条件が満されれば、トランスミツシヨ
ンゲートを通して信号が伝送される。
このようにして入力信号φINが順次伝送され、
各水平走査線が順次駆動される。
各水平走査線が順次駆動される。
ところがこの回路において、信号を伝送し次の
信号を得るまでの１段の構成にトランジスタを６
素子必要とする。このため回路規模が大きくな
り、特にIC化した場合にチツプ面積が大きくな
つて、ICのコストが上がるなどの問題があつた。
すなわち上述の回路においてトランジスタT41，
T51及びT71，T81にてそれぞれ信号が反転されて
おり、同相の信号を得るために２倍の素子が必要
になつている。
信号を得るまでの１段の構成にトランジスタを６
素子必要とする。このため回路規模が大きくな
り、特にIC化した場合にチツプ面積が大きくな
つて、ICのコストが上がるなどの問題があつた。
すなわち上述の回路においてトランジスタT41，
T51及びT71，T81にてそれぞれ信号が反転されて
おり、同相の信号を得るために２倍の素子が必要
になつている。
また上述の回路において、出力側に容量性の負
荷を接続した場合に、第２図Ｆ，Ｊに示す出力信
号の波形が破線で示すように鈍つてしまう。この
場合に隣接の出力信号の間でオーバーラツプが発
生し、例えば撮像素子に用いた場合には解像度が
劣化したり、混色によつて画像が劣化してしま
う。
荷を接続した場合に、第２図Ｆ，Ｊに示す出力信
号の波形が破線で示すように鈍つてしまう。この
場合に隣接の出力信号の間でオーバーラツプが発
生し、例えば撮像素子に用いた場合には解像度が
劣化したり、混色によつて画像が劣化してしま
う。
さらに上述の回路の場合、トランジスタT2，
T51，T81……は常にオン状態にあり、このため
トランジスタT1，T41，T71……がオンになつた
状態で貫通電流が流れ、極めて大きな電力が消費
されてしまう。
T51，T81……は常にオン状態にあり、このため
トランジスタT1，T41，T71……がオンになつた
状態で貫通電流が流れ、極めて大きな電力が消費
されてしまう。
また各トランジスタが包和領域で駆動されてい
るので、特に回路を高速で駆動する場合に大きな
消費電力を必要とする。
るので、特に回路を高速で駆動する場合に大きな
消費電力を必要とする。
さらにエンハンスメント型とデイプレシヨン型
の異なる素子を用いるので、例えばIC化した場
合に製造のプロセスが多く必要となつてしまう。
の異なる素子を用いるので、例えばIC化した場
合に製造のプロセスが多く必要となつてしまう。
また上述の回路において出力点，……の波
形のローレベルはトランジスタT41，T51，T42，
T52……のオン抵抗の比で決定され V′＝r1／r1＋r2（VDD−VSS）＋VSS ＝r1VDD＋r2VSS／r1＋r2 但し、r1はトランジスタT41，T42，…のオン抵
抗値 r2はトランジスタT51，T52…のオン抵抗
値 VSSは接地ライン２の電圧 となる残留電圧V′が発生している。ここでV′の
値を小さくするには、r1，r2の比を大きくすれば
よいが、これはトランジスタT41，T42……のチ
ツプ面積をトランジスタT51，T52……よりかな
り大きくすることになり、望ましいことではな
い。一方出力信号でMOSトランジスタを駆動す
る場合には、上述のように残留電圧V′があると、
しきい値等の問題で制約が多く加わることにな
る。さらに信号のダイナミツクレンジが残留電圧
V′分少くなるなどの問題があつた。
形のローレベルはトランジスタT41，T51，T42，
T52……のオン抵抗の比で決定され V′＝r1／r1＋r2（VDD−VSS）＋VSS ＝r1VDD＋r2VSS／r1＋r2 但し、r1はトランジスタT41，T42，…のオン抵
抗値 r2はトランジスタT51，T52…のオン抵抗
値 VSSは接地ライン２の電圧 となる残留電圧V′が発生している。ここでV′の
値を小さくするには、r1，r2の比を大きくすれば
よいが、これはトランジスタT41，T42……のチ
ツプ面積をトランジスタT51，T52……よりかな
り大きくすることになり、望ましいことではな
い。一方出力信号でMOSトランジスタを駆動す
る場合には、上述のように残留電圧V′があると、
しきい値等の問題で制約が多く加わることにな
る。さらに信号のダイナミツクレンジが残留電圧
V′分少くなるなどの問題があつた。
本発明はこのような点にかんがみ、簡単な構成
で従来の欠点を一掃できるようにしたものであ
る。以下に図面を参照しながら本発明の一実施例
について説明しよう。
で従来の欠点を一掃できるようにしたものであ
る。以下に図面を参照しながら本発明の一実施例
について説明しよう。
第３図において、入力端子１がトランスミツシ
ヨンゲートを構成するエンハンスメント型の
MOSトランジスタM1を通じてエンハンスメント
型のMOSトランジスタM21のゲートに接続され
る。このトランジスタM21のゲートソース間にブ
ートストラツプ用のコンデンサC31が接続される。
またトランジスタM21のドレインがトランスミツ
シヨンゲートを構成するエンハンスメント型の
MOSトランジスタM41のゲートに接続される。
さらにトランジスタM21のソースがトランジスタ
M41のドレインソース間を通じてエンハンスメン
ト型のMOSトランジスタM51のゲートに接続さ
れる。このトランジスタM51のゲートソース間に
ブートストラツプ用のコンデンサC61が接続され
る。またトランジスタM51のドレインがトランス
ミツシヨンゲートを構成するエンハンスメント型
のMOSトランジスタM71のゲートに接続される。
さらにトランジスタM51のソースがトランジスタ
M71のドレインソース間を通じて次段の回路に接
続される。
ヨンゲートを構成するエンハンスメント型の
MOSトランジスタM1を通じてエンハンスメント
型のMOSトランジスタM21のゲートに接続され
る。このトランジスタM21のゲートソース間にブ
ートストラツプ用のコンデンサC31が接続される。
またトランジスタM21のドレインがトランスミツ
シヨンゲートを構成するエンハンスメント型の
MOSトランジスタM41のゲートに接続される。
さらにトランジスタM21のソースがトランジスタ
M41のドレインソース間を通じてエンハンスメン
ト型のMOSトランジスタM51のゲートに接続さ
れる。このトランジスタM51のゲートソース間に
ブートストラツプ用のコンデンサC61が接続され
る。またトランジスタM51のドレインがトランス
ミツシヨンゲートを構成するエンハンスメント型
のMOSトランジスタM71のゲートに接続される。
さらにトランジスタM51のソースがトランジスタ
M71のドレインソース間を通じて次段の回路に接
続される。
さらにトランジスタM22，M52のソースがエン
ハンスメント型のMOSトランジスタM81，M91の
ゲートに接続される。このトランジスタM81，
M91のソーストレインがそれぞれ２つ前のトラン
ジスタM21，M51のソースと接地ライン２との間
に接続される。
ハンスメント型のMOSトランジスタM81，M91の
ゲートに接続される。このトランジスタM81，
M91のソーストレインがそれぞれ２つ前のトラン
ジスタM21，M51のソースと接地ライン２との間
に接続される。
このトランジスタM21，M41，M51，M71，
M81，M91，及びコンデンサC31，C61の回路が順
次繰り返し接続される。
M81，M91，及びコンデンサC31，C61の回路が順
次繰り返し接続される。
さらにクロツク端子４がトランジスタM1のゲ
ート及びトランジスタM51，M52……のドレイン
に接続され、クロツク端子５がトランジスタ
M21，M22……のドレインに接続される。
ート及びトランジスタM51，M52……のドレイン
に接続され、クロツク端子５がトランジスタ
M21，M22……のドレインに接続される。
この回路において、クロツク端子４，５、入力
端子１にはそれぞれ第４図Ａ，Ｂ，Ｃに示すよう
な信号φ1，φ2，φINが供給される。ここで信号
φ1，φ2のハイレベルをVH、ローレベルをVLと
し、信号φINのハイレベルをV′H、ローレベルを
VLとする。また信号φ1，φ2のパルスを図示のよ
うに〔11〕，〔12〕……，〔21〕，〔22〕……とする。
またMOSトランジスタのしきい値を全てVthと
する。
端子１にはそれぞれ第４図Ａ，Ｂ，Ｃに示すよう
な信号φ1，φ2，φINが供給される。ここで信号
φ1，φ2のハイレベルをVH、ローレベルをVLと
し、信号φINのハイレベルをV′H、ローレベルを
VLとする。また信号φ1，φ2のパルスを図示のよ
うに〔11〕，〔12〕……，〔21〕，〔22〕……とする。
またMOSトランジスタのしきい値を全てVthと
する。
これによつてまず
V′H≦VH−Vth ……(1)
であれば、信号φINは信号φ1のパルス〔12〕にて
トランジスタM1を伝送され、トランジスタM21
のゲートには第４図Ｄに示すような電圧V1が
現れる。
トランジスタM1を伝送され、トランジスタM21
のゲートには第４図Ｄに示すような電圧V1が
現れる。
次にトランジスタM21のソースの電圧V2（第
４図Ｅ）は、初め V1−V2＝V′H−VL＞Vth ……(2) であるから、トランジスタM21はオンし V2＝VL ……(3) となる。そして信号φ2のパルス〔22〕が来ると
電圧V1はコンデンサC31を通じて持ち上げられ、 V1＝V′H＋CB／CB＋CBVH ……(4) 但し、CBはブートストラツプ容量 CSはトランジスタM21のゲートのストレ
ー容量 となり、このとき V1−Vth≧VH ……(5) ならば V2＝V′H ……(6) となり、トランジスタM21のソースにパルス
〔22〕が抜き出される。
４図Ｅ）は、初め V1−V2＝V′H−VL＞Vth ……(2) であるから、トランジスタM21はオンし V2＝VL ……(3) となる。そして信号φ2のパルス〔22〕が来ると
電圧V1はコンデンサC31を通じて持ち上げられ、 V1＝V′H＋CB／CB＋CBVH ……(4) 但し、CBはブートストラツプ容量 CSはトランジスタM21のゲートのストレ
ー容量 となり、このとき V1−Vth≧VH ……(5) ならば V2＝V′H ……(6) となり、トランジスタM21のソースにパルス
〔22〕が抜き出される。
さらに信号φ2に同期してトランジスタM41がオ
ンとなり、パルス〔22〕がトランジスタM51のゲ
ートにも蓄積される。そしてこのゲートの電
圧V3（第４図Ｆ）が V3＝VH ……(7) になることによつてトランジスタM51がオンし、
トランジスタM21と同様の動作でトランジスタ
M51のソースにパルス〔13〕が抜き出される
（第４図Ｇ）。
ンとなり、パルス〔22〕がトランジスタM51のゲ
ートにも蓄積される。そしてこのゲートの電
圧V3（第４図Ｆ）が V3＝VH ……(7) になることによつてトランジスタM51がオンし、
トランジスタM21と同様の動作でトランジスタ
M51のソースにパルス〔13〕が抜き出される
（第４図Ｇ）。
以下同様にしてトランジスタM22，M52……の
ソース，……に信号φ1，φ2の各パルス
〔23〕，〔14〕……が抜き出される（第４図Ｉ，Ｋ
……）。
ソース，……に信号φ1，φ2の各パルス
〔23〕，〔14〕……が抜き出される（第４図Ｉ，Ｋ
……）。
従つてこの回路において、入力信号φINが順次
伝送され、トランジスタM21，M51，M22，M52
……のソースに順次パルスが取り出される。そし
てこのパルスにて例えば水平走査線を順次駆動す
ることができる。
伝送され、トランジスタM21，M51，M22，M52
……のソースに順次パルスが取り出される。そし
てこのパルスにて例えば水平走査線を順次駆動す
ることができる。
さらに第４図において、電圧V1，V3，V5……
の電圧の上昇VAは、コンデンサC31，C61……の
ブートストラツプ効果によるものであり、 VA＝CB／CB＋CSVH ……(8) である。また電圧V2の電圧の降下VBは（CB＋CS）
VHの電荷が分配されることにより発生されるも
ので VH（CB＋CS）＝VB（CB＋CS）＋VBCL より VB＝CB＋CS／CB＋CS＋CLVH ……(9) 但し、CLは負荷の容量 である。
の電圧の上昇VAは、コンデンサC31，C61……の
ブートストラツプ効果によるものであり、 VA＝CB／CB＋CSVH ……(8) である。また電圧V2の電圧の降下VBは（CB＋CS）
VHの電荷が分配されることにより発生されるも
ので VH（CB＋CS）＝VB（CB＋CS）＋VBCL より VB＝CB＋CS／CB＋CS＋CLVH ……(9) 但し、CLは負荷の容量 である。
ここでトランジスタM81，M91……は出力部
，……に現われる容量結合性及び電荷分配に
よる残留電圧を軽減するためのもので、例えば上
述の電圧降下VBにおいて、（CB＋CB）VHの電荷
がパルス〔23〕に同期してリセツトされるので、
これによる残留電圧の発生が無くなるものであ
る。
，……に現われる容量結合性及び電荷分配に
よる残留電圧を軽減するためのもので、例えば上
述の電圧降下VBにおいて、（CB＋CB）VHの電荷
がパルス〔23〕に同期してリセツトされるので、
これによる残留電圧の発生が無くなるものであ
る。
また電圧V4，V6……の電圧の降下Vcは、電圧
V3，V5……の変化がCB，CLを介して現われたも
ので VC＝CB／CB＋CLVH ……(10) である。そしてこの電圧VCはパルス〔24〕、〔25〕
……に同期してリセツトされる。
V3，V5……の変化がCB，CLを介して現われたも
ので VC＝CB／CB＋CLVH ……(10) である。そしてこの電圧VCはパルス〔24〕、〔25〕
……に同期してリセツトされる。
さらに電圧V3，V5……及びV2，V4……の残留
電圧VDは、電圧VB，VCがリセツトされたときの
変化がCB，CSを介して現われるもの及びそれが
伝達されたもので VD＝CB／CB＋CSVC（またはVB）……(11) である。
電圧VDは、電圧VB，VCがリセツトされたときの
変化がCB，CSを介して現われるもの及びそれが
伝達されたもので VD＝CB／CB＋CSVC（またはVB）……(11) である。
ここで負荷としてCCD撮像素子あるいは液晶
デイスプレイ等の容量性の負荷を用いた場合には CL≫CS，CB ……(12) であるので、上述のVB，VCは略零となり、従つ
てVDも略零となる。
デイスプレイ等の容量性の負荷を用いた場合には CL≫CS，CB ……(12) であるので、上述のVB，VCは略零となり、従つ
てVDも略零となる。
またコンデンサC31，C61……の容量値CBは、上
述の(4)，(5)式から V′H＋CB／CB＋CSVH−Vth≧VH ……(13) であり、またトランスフアーゲートとなるトラン
ジスタM1，M41，M71……の耐圧をBVとしたと
き BV≧V′H＋CB／CB＋CSＶＨ ……(14) であり、これらの２式から求めて VH−V′H＋Vth／V′H−VthCS≦CB ≦BV−V′Ｈ／VH＋V′H−BVCS ……(15) の間に選べばよい。
述の(4)，(5)式から V′H＋CB／CB＋CSVH−Vth≧VH ……(13) であり、またトランスフアーゲートとなるトラン
ジスタM1，M41，M71……の耐圧をBVとしたと
き BV≧V′H＋CB／CB＋CSＶＨ ……(14) であり、これらの２式から求めて VH−V′H＋Vth／V′H−VthCS≦CB ≦BV−V′Ｈ／VH＋V′H−BVCS ……(15) の間に選べばよい。
こうして入力信号φINの伝送が行われるわけで
あるが、本発明によれば上述した従来の欠点を一
掃することができた。
あるが、本発明によれば上述した従来の欠点を一
掃することができた。
すなわち、上述の回路において、信号を伝送し
次の信号を得るまでの１段の構成が例えばトラン
ジスタM21，M41，M81、コンデンサC31の４素子
のみである。従つて回路規模が小さく、IC化し
た場合のチツプ面積も小さくなる。
次の信号を得るまでの１段の構成が例えばトラン
ジスタM21，M41，M81、コンデンサC31の４素子
のみである。従つて回路規模が小さく、IC化し
た場合のチツプ面積も小さくなる。
また出力信号がクロツク信号φ1，φ2のパルス
を抽出する形で形成されるので、上述のようにク
ロツク信号φ1，φ2のパルスを短くすることによ
り容易に出力信号のオーバーラツプを無くすこと
ができる。
を抽出する形で形成されるので、上述のようにク
ロツク信号φ1，φ2のパルスを短くすることによ
り容易に出力信号のオーバーラツプを無くすこと
ができる。
さらに従来の回路のように貫通電流が流れるこ
とがないので、消費電力が極めて小さくなる。
とがないので、消費電力が極めて小さくなる。
また各トランジスタが直線領域で駆動されてい
るので、容易に高速駆動を行うことができ、それ
によつて消費電力が大きくなることもない。
るので、容易に高速駆動を行うことができ、それ
によつて消費電力が大きくなることもない。
さらにクロツク信号φ1，φ2のそれぞれによつ
て出力信号が得られるので、クロツク信号の周波
数を従来の1/2にすることができ、これによつて
も消費電力が小さくなる。
て出力信号が得られるので、クロツク信号の周波
数を従来の1/2にすることができ、これによつて
も消費電力が小さくなる。
また例えばエンハンスメント型の素子のみで回
路を形成できるので、IC化した場合にプロセス
が少くてすみ、容易かつ安価に回路を形成でき
る。
路を形成できるので、IC化した場合にプロセス
が少くてすみ、容易かつ安価に回路を形成でき
る。
さらにこの回路においては残留電圧VDは、極
めて小さく略零になる。従つてしきい値等の制約
がなくなり、ダイナミツクレンジも最大限利用す
ることができる。
めて小さく略零になる。従つてしきい値等の制約
がなくなり、ダイナミツクレンジも最大限利用す
ることができる。
また第５図は本発明の他の例を示す。図におい
てトランジスタM1，M41，M71……とゲートが共
通接続されたトランジスタM1′，M41′，M71′……
を設け、このトランジスタM1′，M41′，M71′……
のソースドレインをそれぞれ次のトランジスタ
M21，M51，M22……のソースと接地ライン２と
の間に接続する。
てトランジスタM1，M41，M71……とゲートが共
通接続されたトランジスタM1′，M41′，M71′……
を設け、このトランジスタM1′，M41′，M71′……
のソースドレインをそれぞれ次のトランジスタ
M21，M51，M22……のソースと接地ライン２と
の間に接続する。
従つてこの回路においてトランジスタM1′，
M41′，M71′……によつて、上述の電圧VB〜VDが
リセツトされ、各部の波形は第６図のようにな
る。
M41′，M71′……によつて、上述の電圧VB〜VDが
リセツトされ、各部の波形は第６図のようにな
る。
こうしてこの回路によれば、１段当りの素子数
は１素子増るが、残留電圧をさらに小さく、略無
視し得る値とすることができる。
は１素子増るが、残留電圧をさらに小さく、略無
視し得る値とすることができる。
ところで上述の回路において、MOSトランジ
スタは次のように構成される。第７図において、
Ｐ形のサブストレート１１の上に、N+のソース
領域１２及びドレイン領域１３が形成される。そ
してソース領域１２とドレイン領域１３の間の素
子の表面にSiO2層１４が設けられ、その上にゲ
ート電極１５が被着形成される。
スタは次のように構成される。第７図において、
Ｐ形のサブストレート１１の上に、N+のソース
領域１２及びドレイン領域１３が形成される。そ
してソース領域１２とドレイン領域１３の間の素
子の表面にSiO2層１４が設けられ、その上にゲ
ート電極１５が被着形成される。
従つてこのようなMOSトランジスタにおいて、
ゲート電極１５とソース領域１２とが対向する部
分１６においてコンデンサが形成され、容量を持
つ。またゲート電位が高くなるとソース領域１２
とドレイン領域１３の間にチヤンネル１７が形成
され、このときゲート電極１５とチヤンネル１７
との間においてもコンデンサが形成される。
ゲート電極１５とソース領域１２とが対向する部
分１６においてコンデンサが形成され、容量を持
つ。またゲート電位が高くなるとソース領域１２
とドレイン領域１３の間にチヤンネル１７が形成
され、このときゲート電極１５とチヤンネル１７
との間においてもコンデンサが形成される。
そこで上述の回路において、コンデンサC31，
C61……としてMOSトランジスタM21，M51……
のゲートとソースあるいはチヤンネルとの間の容
量を用いることができる。その場合の回路構成は
第８図のようになる。
C61……としてMOSトランジスタM21，M51……
のゲートとソースあるいはチヤンネルとの間の容
量を用いることができる。その場合の回路構成は
第８図のようになる。
そしてさらにMOSトランジスタだけでは容量
が足りない場合に、第３図のようにコンデンサを
設けてもよい。なおその場合のコンデンサは、第
９図に示すようにMOSトランジスタM31，M61…
…のゲートとソースドレインとの間の容量を用い
てもよい。またこの場合のMOSトランジスタ
M31，M61……はエンハンスメント型でもデイプ
レシヨン型でもよい。
が足りない場合に、第３図のようにコンデンサを
設けてもよい。なおその場合のコンデンサは、第
９図に示すようにMOSトランジスタM31，M61…
…のゲートとソースドレインとの間の容量を用い
てもよい。またこの場合のMOSトランジスタ
M31，M61……はエンハンスメント型でもデイプ
レシヨン型でもよい。
第１図は従来の回路の接続図、第２図はその説
明のための波形図、第３図は本発明の一例の接続
図、第４図はその説明のための波形図、第５図は
他の別の接続図、第６図はその説明のための波形
図、第７図はMOSトランジスタの構成図、第８
図、第９図は本発明のさらに他の例の接続図であ
る。 １は入力端子、２は接地ライン、４，５はクロ
ツク端子、M1，M21，M41，M51，M71，M81，
M91……はMOSトランジスタ、C31，C61，……
はコンデンサである。
明のための波形図、第３図は本発明の一例の接続
図、第４図はその説明のための波形図、第５図は
他の別の接続図、第６図はその説明のための波形
図、第７図はMOSトランジスタの構成図、第８
図、第９図は本発明のさらに他の例の接続図であ
る。 １は入力端子、２は接地ライン、４，５はクロ
ツク端子、M1，M21，M41，M51，M71，M81，
M91……はMOSトランジスタ、C31，C61，……
はコンデンサである。
Claims (1)
- 【特許請求の範囲】 １ 入力信号がソースホロアに供給され、このソ
ースホロアのゲートソース間にブートストラツプ
用の容量成分が持たせられ、上記ソースホロアか
らの信号が第１のトランスミツシヨンゲートを通
じて次段に供給され、上記ソースホロア及び第１
のトランスミツシヨンゲートからなる回路が順次
接続され、上記ソースホロア及び第１のトランス
ミツシヨンゲートが各段ごとに交互に異なる位相
で駆動されることにより、上記入力信号が各段ご
とに順次伝送されると共に、上記ソースホロアの
ソースに得られる信号で駆動される第２のトラン
スミツシヨンゲートが設けられ、この第２のトラ
ンスミツシヨンゲートにて前段の信号がリセツト
されるようにした信号伝送回路。 ２ 入力信号がソースホロアに供給され、このソ
ースホロアのゲートソース間にブートストラツプ
用の容量成分が持たせられ、上記ソースホロアか
らの信号が第１のトランスミツシヨンゲートを通
じて次段に供給され、上記ソースホロア及び第１
のトランスミツシヨンゲートからなる回路が順次
接続され、上記ソースホロア及び第１のトランス
ミツシヨンゲートが各段ごとに交互に異なる位相
で駆動されることにより、上記入力信号が各段ご
とに順次伝送され、上記ソースホロアのソースに
得られる信号で駆動される第２のトランスミツシ
ヨンゲートが設けられ、この第２のトランスミツ
シヨンゲートにて前段の信号がリセツトされると
共に、上記第１のトランスミツシヨンゲートと同
相で駆動される第３のトランスミツシヨンゲート
が設けられ、この第３のトランスミツシヨンゲー
トにて次段の信号がリセツトされるようにした信
号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065052A JPS58182196A (ja) | 1982-04-19 | 1982-04-19 | 信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065052A JPS58182196A (ja) | 1982-04-19 | 1982-04-19 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182196A JPS58182196A (ja) | 1983-10-25 |
| JPH0375960B2 true JPH0375960B2 (ja) | 1991-12-03 |
Family
ID=13275794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065052A Granted JPS58182196A (ja) | 1982-04-19 | 1982-04-19 | 信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182196A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349057B1 (ko) * | 2000-11-22 | 2002-08-17 | 주식회사 티엘아이 | 쉬프트 레지스터의 스테이지에 대응하여 구동되는홀딩기를 가지는 이미지 센서 회로 |
| KR100752602B1 (ko) * | 2001-02-13 | 2007-08-29 | 삼성전자주식회사 | 쉬프트 레지스터와, 이를 이용한 액정 표시 장치 |
| WO2007080813A1 (en) | 2006-01-07 | 2007-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device having the same |
| KR100830296B1 (ko) | 2006-09-22 | 2008-05-19 | 삼성에스디아이 주식회사 | 주사구동부, 주사신호의 구동방법 및 그를 이용한유기전계발광표시장치 |
-
1982
- 1982-04-19 JP JP57065052A patent/JPS58182196A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182196A (ja) | 1983-10-25 |
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