KR100349057B1 - 쉬프트 레지스터의 스테이지에 대응하여 구동되는홀딩기를 가지는 이미지 센서 회로 - Google Patents

쉬프트 레지스터의 스테이지에 대응하여 구동되는홀딩기를 가지는 이미지 센서 회로 Download PDF

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Abstract

쉬프트 레지스터의 스테이지에 대응하여 구동되는 홀딩기를 가지는 이미지 센서 회로가 게시된다. 본 발명의 이미지 센서 회로는 픽셀 어레이로부터 수신되는 데이터를 전송하는 다수개의 데이터 전송선들; 순차적으로 동작하는 N개의 스테이지들을 포함하는 쉬프트 레지스터로서, k번째의 스테이지는 자신이 동작에 의하여 활성화되는 제 k 쉬프트 신호를 발생하는 쉬프트 레지스터; 및 N개의 데이터 전송선들 각각으로부터 전송되는 데이터를 수신하여 홀딩하는 N개의 홀딩기 쌍들을 포함하는 홀딩부를 구비한다. k 번째의 홀딩기 쌍은 제 k 쉬프트 신호에 비활성화에 응답하여, 디스에이블된다. 본 발명의 이미지 센서 회로의 홀딩부에 내장되는 차동 증폭기 형태의 홀딩기는 바로 직전의 스테이지가 동작할 때 구동되기 시작하여, 자신의 스테이지의 동작이 종료될 때 구동이 종료된다. 따라서, 본 발명의 이미지 센서 회로에 의하면, 소모 전력이 저감되며, 피크 전류(peak current) 또한 현저히 감소한다.

Description

쉬프트 레지스터의 스테이지에 대응하여 구동되는 홀딩기를 가지는 이미지 센서 회로{IMAGE SENSOR CIRCUIT WITH HOLDER CORRESPONDING TO STAGE IN SHIFT REGISTER}
본 발명은 전자 회로에 관한 것으로서, 특히, 데이터를 홀딩(holding)하는 홀딩기(holder)를 포함하는 이미지 센서 회로에 관한 것이다.
이미지 센서 회로는 인가되는 빛이나 열 등의 에너지, 또는 기타 수단에 의하여 픽셀들로부터 출력되는 전하의 양을 감지하여 읽어내는 전자 회로이다.
일반적으로 이미지 센서 회로는 행들(rows)과 열들(columns)에 배열되는 복수개의 단위 픽셀(pixel)들을 포함하는 픽셀 어레이를 포함한다. 행 선택 디코더에 의하여 선택되는 행의 단위 픽셀들에 저장되는 데이터는, 각 열에 대응하는 데이터 전송선을 통하여, 홀딩부에 저장된다. 그리고, 홀딩부에 저장된 데이터는, 쉬프트 레지스터로부터 제공되는 제어 신호에 응답하여, 제1 및 제2 비디오 신호로 출력된다.
도 1은 종래의 이미지 센서의 홀딩부에 적용되는 샘플/홀드 회로를 나타내는 도면이다. 픽셀 어레이(미도시)로부터 데이터 전송선(DIOn)을 통하여 수신되는 데이터는, 증폭부(101)에 의하여 증폭된다. 증폭된 데이터는 제1 및 제2 전송 제어 신호(SH1, SH2)에 응답하여, 제1 및 제2 홀딩기(103, 105)에 전송되어 홀딩된다. 제1 및 제2 홀딩기(103, 105)에 홀딩된 데이터는 쉬프트 레지스터(미도시)의 대응하는 스테이지(도 1에서 n 번째 스테이지로 도시됨)에서 출력되는 쉬프트 신호(CNTn)에 응답하여, 순차적으로 출력된다. 그리고, 제1 및 제2 홀딩기(103,105)로부터 출력되는 데이터는 제1 및 제2 비디오 신호(VIDEO1, VIDEO2)가 된다.
그런데, 종래의 이미지 센서 회로에서의 제1 및 제2 홀딩기(103, 105)는 전원전압이 인가되는 동안에는 항상 동작하여, 데이터를 홀딩한다. 예를 들어, 256개의 칼럼으로 구성되는 이미지 센서 회로에서는, 256 x 2개의 홀딩기가 항상 구동하게 된다. 따라서, 종래의 이미지 센서 회로는 많은 전류를 소모하는 문제점을 지닌다. 특히, 홀딩기가 많은 전류를 소모하는 차동 증폭기 형태임을 고려할 때, 종래의 이미지 센서 회로의 전류 소모는 더욱 큰 부담으로 작용된다.
상기와 같은 종래 기술의 문제점을 해결하기 위한 본 발명의 목적은 홀딩기를 선택적으로 구동하여, 전류 소모가 저감되는 이미지 센서 회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 이미지 센서의 홀딩부에 적용되는 샘플/홀드 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 이미지 센서 회로를 개략적으로 나타내는 도면이다.
도 3은 도 2의 홀딩부를 구체적으로 나타내는 도면으로서, 마지막 칼럼(n번째)의 홀딩부가 대표적으로 도시된다.
도 4는 도 3의 인에이블 신호 발생기를 구체적으로 나타내는 회로도이다.
도 5는 도 3의 인에이블 신호 발생기의 주요 신호의 타이밍을 나타내는 도면이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 행들과 열들로 이루어지는 매트릭스 상에 배열되는 복수개의 단위 픽셀들을 가지는 픽셀 어레이를 포함하는 이미지 센서 회로에 관한 것이다. 본 발명의 이미지 센서 회로는 상기 픽셀 어레이로부터 수신되는 데이터를 전송하는 다수개의 데이터 전송선들; 순차적으로 동작하는 N개의 스테이지들을 포함하는 쉬프트 레지스터로서, k(여기서, k는 1≤k≤N 인 정수)번째의 상기 스테이지는 자신이 동작에 의하여 활성화되는 제 k 쉬프트 신호를 발생하는 상기 쉬프트 레지스터; 및 상기 N개의 데이터 전송선들 각각으로부터 전송되는 상기 데이터를 수신하여 홀딩하는 N개의 홀딩기 쌍들을 포함하는 홀딩부를 구비한다. k 번째의 상기 홀딩기 쌍은 상기 제 k 쉬프트 신호에 비활성화에 응답하여, 디스에이블된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 이미지 센서 회로를 개략적으로 나타내는 도면이다. 도 2를 참조하면, 본 발명의 이미지 센서 회로는 픽셀 어레이(201), 데이터 전송선들(DIOi, i=1~n), 쉬프트 레지스터(205) 및 홀딩부(207)를 구비한다. 픽셀 어레이(201)는 행들과 열들로 이루어지는 매트릭스(matrix) 상에 배열되는 복수개의 단위 픽셀들을 포함한다. 쉬프트 레지스터(205)는 순차적으로 동작하는 N개의 스테이지들은 포함한다. 상기 쉬프트 레지스터(205)의 스테이지들 각각은 자신이 동작하는 중에 활성하는 쉬프트 제어 신호들(예를 들면, CNTn)을 발생한다. 예로서, 상기 쉬프트 레지스터(205)의 마지막 스테이지인 제n 스테이지로부터 발생되는 제n 쉬프트 신호는, 제n 스테이지가 동작할 때, 활성하는 신호이다.
그리고, 제0 쉬프트 신호는 제1 스테이지가 동작하기 직전에 동작하는 시작스테이지(204)로부터 제공되는 신호이다. 홀딩부(207)는, 각 열에 대응하는 데이터 전송선(DIOi, i=1~n)을 통하여, 행 선택 디코더(203)에 의하여 선택되는 행에 배열되는 단위 픽셀들의 데이터를 수신한다. 홀딩부(207)에 수신된 데이터는 증폭되고, 쉬프트 레지스터(205)로부터 제공되는 쉬프트 신호(CNTi, i=1~n)에 응답하여 제1 및 제2 비디오 신호(VIDEO1, VIDEO2)로 제공된다.
도 3은 도 2의 홀딩부(207)를 구체적으로 나타내는 도면으로서, 마지막 칼럼(n번째)의 홀딩부가 대표적으로 도시된다. 이를 참조하면, 홀딩부(207)는 구체적으로 증폭기(301), 제1 홀딩기(303), 제2 홀딩기(305) 및 인에이블 신호 발생기(307)를 구비한다. 증폭기(301)는 픽셀 어레이(201, 도 2참조)로부터 데이터 전송선(DIOn)을 통하여 수신되는 데이터를 증폭한다. 제1 및 제2 홀딩기(303, 305)는 제1 및 제2 전송 제어 신호(SH1, SH2)에 응답하여, 상기 증폭기(301)에 의하여 증폭된 데이터를 수신한다. 본 발명의 이미지 센서 회로에 적용되는 상기 제1 및 제2 홀딩기(303, 305)는, 홀딩 인에이블 신호(NREFSn)에 응답하여, 수신되는 데이터를 홀딩한다. 상기 인에이블 신호 발생기(307)는 상기 홀딩부(207)에 대응하는 스테이지(본 실시예에서는, 제n 스테이지)로부터 출력되는 쉬프트 신호(CNTn)와 직전 스테이지로부터 출력되는 쉬프트 신호(CNTn-1)를 수신하여, 상기 홀딩 인에이블 신호(NREFSn)를 발생한다.
도 4는 도 3의 인에이블 신호 발생기(307)를 구체적으로 나타내는 회로도이다. 이를 참조하면, 상기 인에이블 신호 발생기(307)는 NOR 게이트(401), 인버터(403), 제1 트랜지스터(405) 및 제2 트랜지스터(407)를 구비한다. 상기 NOR게이트(401)는 해당 스테이지의 쉬프트 신호(CNTn)와 이전 스테이지의 쉬프트 신호(CNTn-1)를 논리합하여 반전한다. 인버터(403)는 NOR 게이트(401)의 출력 신호(N402)의 논리 상태를 반전시킨다. 제1 트랜지스터(405)는 인버터(403)의 출력 신호(N404)에 응답하여 "턴온"되며, 상기 홀딩 인에이블 신호(NREFSn)를 소정의 기준 전압(VREF)으로 한다. 제2 트랜지스터(407)는 NOR 게이트(401)의 출력 신호(N402)에 응답하여 "턴온"되며, 상기 홀딩 인에이블 신호(NREFSn)를 접지 전압(VSS)으로 한다.
도 5는 도 3의 인에이블 신호 발생기(307)의 주요 신호의 타이밍을 나타내는 도면이다. 상기 인에이블 신호 발생기(307)의 작용 효과는, 도 5를 참조하여, 구체적으로 기술된다. 쉬프트 레지스터(205, 도 2참조)의 각 스테이지로부터 출력되는 쉬프트 신호들(CNTi, i=1~n) 각각은, 대응하는 스테이지가 동작할 때, "하이(high)"로 된다. 즉, (n-1)번째 칼럼에 대응하는 쉬프트 신호(CNTn-1)는, (n-1)번째 스테이지가 동작할 때, "하이(high)"로 활성화된다. 그리고, n번째 칼럼에 대응하는 쉬프트 신호(CNTn)는, n번째 스테이지가 동작할 때, "하이(high)"로 활성화된다. 따라서, 상기 NOR 게이트(401)의 출력 신호(N402)는, 이전 스테이지가 동작에 응답하여 "로우(low)"가 되며, 자신의 스테이지의 동작 종료에 응답하여 "하이(high)"로 된다. 그리고, 상기 인버터(403)의 출력 신호(N404)는 NOR 게이트(401)의 출력 신호(N402)의 "로우(low)" 및 "하이(high)"로의 천이에 각각 응답하여, "하이(high)" 및 "로우(low)"로 천이한다.
상기 제1 트랜지스터(405)는, 상기 인버터(403)의 출력 신호(N404)의"하이(high)"로의 천이 즉, 이전 스테이지(제 (n-1) 스테이지)의 쉬프트 신호(CNTn-1)의 "하이(high)"로의 천이에 응답하여, "턴온"된다. 따라서, 이전 스테이지(제 (n-1) 스테이지)가 동작하면, 홀딩 인에이블 신호(NREFSn)의 전압 레벨이 기준 전압(VREF)으로 되어, 홀딩기쌍(303, 305)이 구동되기 시작한다. 바람직하기로는, 상기 기준 전압(VREF)은 전원 전압(VCC)과 접지 전압(VSS) 사이의 전압인 약 1.2V 정도이다.
상기 제2 트랜지스터(407)는, 상기 NOR 게이트(401)의 출력 신호(N402)의 "하이(high)"로의 천이 즉, 해당 스테이지(제 n 스테이지)의 쉬프트 신호(CNTn-1)의 "하이(high)"로의 천이에 응답하여, "턴온"된다. 따라서, 해당 스테이지(제 n 스테이지)의 동작이 완료되면, 홀딩 인에이블 신호(NREFSn)의 전압 레벨이 접지 전압(VSS)으로 되어, 홀딩기쌍(303, 305)의 구동은 정지된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명의 일실시예에 따른 이미지 센서 회로의 홀딩부에 내장되는 차동 증폭기 형태의 홀딩기는 바로 직전의 스테이지가 동작할때 구동되기 시작하여, 자신의 스테이지의 동작이 종료될 때 구동이 종료된다. 따라서, 본 발명의 이미지 센서 회로에 의하면, 소모 전력이 저감되며, 피크 전류(peak current) 또한 현저히 감소한다.

Claims (4)

  1. 행들과 열들로 이루어지는 매트릭스 상에 배열되는 복수개의 단위 픽셀들을 가지는 픽셀 어레이를 포함하는 이미지 센서에 있어서,
    상기 픽셀 어레이로부터 수신되는 데이터를 전송하는 다수개의 데이터 전송선들;
    순차적으로 동작하는 N개의 스테이지들을 포함하는 쉬프트 레지스터로서, k(여기서, k는 1≤k≤N 인 정수)번째의 상기 스테이지는 자신이 동작에 의하여 활성화되는 제 k 쉬프트 신호를 발생하는 상기 쉬프트 레지스터; 및
    상기 N개의 데이터 전송선들 각각으로부터 전송되는 상기 데이터를 수신하여 홀딩하는 N개의 홀딩기 쌍들을 포함하는 홀딩부를 구비하며,
    k 번째의 상기 홀딩기 쌍은
    상기 제 k 쉬프트 신호에 비활성화에 응답하여, 디스에이블되는 것을 특징으로 하는 이미지 센서 회로.
  2. 제1 항에 있어서, 상기 k 번째의 홀딩기 쌍은
    제 (k-1) 쉬프트 신호의 활성화에 응답하여 인에이블되며, 제0 쉬프트 신호는 첫 번째 스테이지가 동작하기 전에 활성화하는 신호인 것을 특징으로 하는 이미지 센서 회로.
  3. 제2 항에 있어서,
    상기 제 (k-1) 및 상기 제 k 쉬프트 신호에 응답하여, 상기 k 번째 홀딩기 쌍을 제어하는 홀딩 인에이블 신호를 발생하는 인에이블 신호 발생기를 더 구비하는 것을 특징으로 하는 이미지 센서 회로.
  4. 제3 항에 있어서, 상기 인에이블 신호 발생기는
    상기 제 (k-1) 및 상기 제 k 쉬프트 신호의 논리 상태를 논리합하여 반전하는 NOR 게이트;
    상기 NOR 게이트의 출력 신호의 논리 상태를 반전하는 인버터;
    상기 인버터의 출력 신호에 응답하여, 상기 홀딩 인에이블 신호를 활성화시키는 제1 트랜지스터; 및
    상기 부정 논리합 회로의 출력 신호에 응답하여, 상기 홀딩 인에이블 신호를 비활성화시키는 제2 트랜지스터를 구비하는 것을 특징으로 하는 이미지 센서 회로.
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