JPS58182195A - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JPS58182195A JPS58182195A JP57063344A JP6334482A JPS58182195A JP S58182195 A JPS58182195 A JP S58182195A JP 57063344 A JP57063344 A JP 57063344A JP 6334482 A JP6334482 A JP 6334482A JP S58182195 A JPS58182195 A JP S58182195A
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- transmission gate
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- 230000008054 signal transmission Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 14
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はCCD撮像素子、液晶ディスプレイ、メモリ装
置等を駆動するためのシフトレジスタに使用して好適な
信号伝送回路Kr!Aする。
置等を駆動するためのシフトレジスタに使用して好適な
信号伝送回路Kr!Aする。
例えばCCD撮像素子の水平走査線を1ラインづつ順次
駆動するためのシフトレジスタとして、従来第1図に示
すような回路が用られていた。
駆動するためのシフトレジスタとして、従来第1図に示
すような回路が用られていた。
図において、入力趨子(1)がエンノ・ンスメント型の
MOS)ランジスメTIのゲートに接続され、このトラ
ンジスタT1のソースが接電ライン(21K接続され、
ドレインがディブレジョン型のMOS )ランジスタT
!のソースとゲート(接続され、このトランジスタT2
のドレインが電源ライン+31 ic接続される。
MOS)ランジスメTIのゲートに接続され、このトラ
ンジスタT1のソースが接電ライン(21K接続され、
ドレインがディブレジョン型のMOS )ランジスタT
!のソースとゲート(接続され、このトランジスタT2
のドレインが電源ライン+31 ic接続される。
このトランジスタTl、T2のドレインソースの接続点
がトランスミッションゲートな構成するエンハンスメン
ト聾のMOS )ランジスタTstのソースドレインを
通じてトランジスタ’h、Tzと同様に接続されたトラ
ンジスタT41.T5.I K接続され、このトランジ
スタT41.T31の接続点がトランスミッションゲー
トな構成するエンノ・ンスメント型のMOS)ランジス
メT61のソースドレ・インを通じてトランジスタTl
、T2と同様に接続されたトランジスタT71.T81
に接続される。
がトランスミッションゲートな構成するエンハンスメン
ト聾のMOS )ランジスタTstのソースドレインを
通じてトランジスタ’h、Tzと同様に接続されたトラ
ンジスタT41.T5.I K接続され、このトランジ
スタT41.T31の接続点がトランスミッションゲー
トな構成するエンノ・ンスメント型のMOS)ランジス
メT61のソースドレ・インを通じてトランジスタTl
、T2と同様に接続されたトランジスタT71.T81
に接続される。
このトランジスタT31〜T81の回路が順次繰り返し
接続される。なお図中符号のサフィックスの上位を共通
、下位を順次変更して示す。
接続される。なお図中符号のサフィックスの上位を共通
、下位を順次変更して示す。
さらに互いに位相の異なるクロック信号−1,φ2の供
給されるクロック端子(4) 、 (5)がそれぞれト
ランジスタT31.T32・・自・及びトランジスタT
@1.T62・・・・・のゲー)K接続される。
給されるクロック端子(4) 、 (5)がそれぞれト
ランジスタT31.T32・・自・及びトランジスタT
@1.T62・・・・・のゲー)K接続される。
この回路くおいて、クロック端子(4) 、 t5)に
は第2図人、BK示すようなりはツク信号φ1.φ2が
供給される。これに対して入力端子(1)〈は例えば纂
2図Cに示すような信号−〇、が供給される。
は第2図人、BK示すようなりはツク信号φ1.φ2が
供給される。これに対して入力端子(1)〈は例えば纂
2図Cに示すような信号−〇、が供給される。
これによってまずトランジスタTI、T2の接続点■に
はIXz図DK示すような反転電圧Vtが現れる。
はIXz図DK示すような反転電圧Vtが現れる。
次に■1が信号−1でサンプリングされ、トランジスタ
T41のゲート■にホールドされ、第2図Rに示すよう
な電圧v2が現れる。これによってトランジスタT41
.T51の接続点■には第2図FK示すような反転電圧
v3が現れる。この電圧Vs Kて例えば第1の水平走
査線が駆動される。
T41のゲート■にホールドされ、第2図Rに示すよう
な電圧v2が現れる。これによってトランジスタT41
.T51の接続点■には第2図FK示すような反転電圧
v3が現れる。この電圧Vs Kて例えば第1の水平走
査線が駆動される。
さらKVsが信号−2でサンプリングされ、トランジス
タT71のゲート■にホールドされ、第2図GK示すよ
うな電圧v4が現れる。これによってトランジスタT7
1.Tllの接続点■、トランジスタTaxのゲート■
、トランジスタT42.T52の接続点■にはそれぞれ
第2図H,I、JK示すような電圧Vs、va、V7が
現われ、この電圧v7にて第2の水平走査線が駆動され
る。以下上述の動作が順次行われる。
タT71のゲート■にホールドされ、第2図GK示すよ
うな電圧v4が現れる。これによってトランジスタT7
1.Tllの接続点■、トランジスタTaxのゲート■
、トランジスタT42.T52の接続点■にはそれぞれ
第2図H,I、JK示すような電圧Vs、va、V7が
現われ、この電圧v7にて第2の水平走査線が駆動され
る。以下上述の動作が順次行われる。
ここで、トランスミッションゲートを構成するトランジ
スタT31.T61・・・・・のしきい値をvthとL
テv(lh 、 h ) p−p ≧vDD + V
ih(VDD k* t 11ライン(3)の電圧)の
条件が潰されれば、トランスミッションゲートな通して
信号が伝送される。
スタT31.T61・・・・・のしきい値をvthとL
テv(lh 、 h ) p−p ≧vDD + V
ih(VDD k* t 11ライン(3)の電圧)の
条件が潰されれば、トランスミッションゲートな通して
信号が伝送される。
このようにして入力信号φ工Nが順次伝送され、各水平
走査線が順次駆動される。
走査線が順次駆動される。
ところがこの回路において、信号を伝送し次の信号を得
るまでの1段の構成にトランジスタを6素子必要とする
。このため回路規模が大きくなり、特にIC化した場合
にチップ面積が大きくなって、ICのコストが上がるな
どの問題があった。すなわち上述の回路においてトラン
ジスタT41.T51及びT71.TBIにてそれぞれ
信号が反転されており、同相の信号を得るために2倍の
素子が必II!になっている。
るまでの1段の構成にトランジスタを6素子必要とする
。このため回路規模が大きくなり、特にIC化した場合
にチップ面積が大きくなって、ICのコストが上がるな
どの問題があった。すなわち上述の回路においてトラン
ジスタT41.T51及びT71.TBIにてそれぞれ
信号が反転されており、同相の信号を得るために2倍の
素子が必II!になっている。
また上述の回路において、出力側、に容量性の負荷を接
続した場合に、a12図F、JK示す出力信号の波形が
破線で示すようKfiってしまう、この場合忙隣接の出
力信号の間でオーバーラツプが発生し、例えば撮g1素
子に用いた場合にはS儂度が劣化したり、混色によって
画儂が劣化してしまう。
続した場合に、a12図F、JK示す出力信号の波形が
破線で示すようKfiってしまう、この場合忙隣接の出
力信号の間でオーバーラツプが発生し、例えば撮g1素
子に用いた場合にはS儂度が劣化したり、混色によって
画儂が劣化してしまう。
さらに上述の回路の場合、トランジスタTz、Tsx。
TBI・・・・・は常にオン状micあり、このためト
ランジスタTI、T41.T71・・・・・がオンにな
った状態で頁通電流が流れ、極めて大きな電力が消費さ
れてしまう。
ランジスタTI、T41.T71・・・・・がオンにな
った状態で頁通電流が流れ、極めて大きな電力が消費さ
れてしまう。
また各トランジスタが色和領域で駆動されているので、
特に回路を高速で駆動する場合に大きな消費電力を必要
とする。
特に回路を高速で駆動する場合に大きな消費電力を必要
とする。
サラにエンハンスメント型とディブレジョン型の異なる
素子を用いるので、ガえばIC化した場合゛に創造のプ
ロセスが多く必要となってしまう。
素子を用いるので、ガえばIC化した場合゛に創造のプ
ロセスが多く必要となってしまう。
また上述の回路において出力点■、■・・・・・の波形
のp−レベルはトランジスタT41.T51.T42゜
T52・・・・・のオン抵抗の比で決定され但し、rl
はトランジスタT41.T42・・・・・のオン抵抗値 r2はトランジスタT51.T5ト・・−のオン抵抗値 Vagは接地ライン(2)の電圧 となる残留電圧V′が発生している。ここでV′の値を
小さくするには、rl+r2の比を大きくすればよいが
、これはトランジスタT41.T42・・・・・のチッ
プ面積をトランジスタT51.T52・・・・・よりか
なり大きくすることになり、望ましいことではない。
のp−レベルはトランジスタT41.T51.T42゜
T52・・・・・のオン抵抗の比で決定され但し、rl
はトランジスタT41.T42・・・・・のオン抵抗値 r2はトランジスタT51.T5ト・・−のオン抵抗値 Vagは接地ライン(2)の電圧 となる残留電圧V′が発生している。ここでV′の値を
小さくするには、rl+r2の比を大きくすればよいが
、これはトランジスタT41.T42・・・・・のチッ
プ面積をトランジスタT51.T52・・・・・よりか
なり大きくすることになり、望ましいことではない。
−刃出力信号でMOSトランジスタを駆動する場合には
、上述のように残留電圧V′があると、しきい値等の問
題で制約が多く加わることになる。
、上述のように残留電圧V′があると、しきい値等の問
題で制約が多く加わることになる。
さらに信号のダイナミックレンジが残留電圧V′分少く
なるなどの問題があった。
なるなどの問題があった。
本発明はこのような点にかんがみ、簡単な構成で従来の
欠点を一播できるようにしたものである。
欠点を一播できるようにしたものである。
以下に図面を参照しながら本発明の一実施例について説
明しよう。
明しよう。
第3図において、入力端子(1)がトランスミッション
ゲートを構成するエンハンスメント型のMO8トランジ
スタM!を通じてエンハンスメント型のMOS )ラン
ジスメR+btのゲートに接続される。
ゲートを構成するエンハンスメント型のMO8トランジ
スタM!を通じてエンハンスメント型のMOS )ラン
ジスメR+btのゲートに接続される。
このトランジスタM21のゲートノース間にプートスト
ラップ用のコンデンサCalが接続される。またトラン
ジスタM21のドレインがトランスンツションゲートを
構成するエンハンスメント型のMOSトランジスタM4
1のゲートに接続される。さらにトランジスタM寞10
ソースがトランジスタM41のドレインソース関を通じ
てエンハンスメント型のMOS )ランジスタMstの
ゲートに接続される。
ラップ用のコンデンサCalが接続される。またトラン
ジスタM21のドレインがトランスンツションゲートを
構成するエンハンスメント型のMOSトランジスタM4
1のゲートに接続される。さらにトランジスタM寞10
ソースがトランジスタM41のドレインソース関を通じ
てエンハンスメント型のMOS )ランジスタMstの
ゲートに接続される。
このトランジスタM51のゲートノース間にフ′−トス
トラップ用のコンデンサCglカー接続される。またト
ランジスタM51のドレインカートランスミッションゲ
ートを構成するエンハンスメント型のMO8トランジス
タM71のゲートに接続される。さらにトランジスタM
51のソースがトランジスタM71のドレインソース関
を通じて次段の回路に接続される。
トラップ用のコンデンサCglカー接続される。またト
ランジスタM51のドレインカートランスミッションゲ
ートを構成するエンハンスメント型のMO8トランジス
タM71のゲートに接続される。さらにトランジスタM
51のソースがトランジスタM71のドレインソース関
を通じて次段の回路に接続される。
さらにトランジスタMl、M41.M71・・・・・と
ゲートが共通接続されたトランジスタMl’、M41’
、M71’・・・・・が設けられ、このトランジスタM
1’、M< 1’、M7 l・・・・・のソースドレイ
ンがそれぞれ次のトランジスタM21 、M51 、M
22・・・・・のソースと接地ライン(2)とのびコン
デンサC31,Calの回路が順次繰り返し接続される
。
ゲートが共通接続されたトランジスタMl’、M41’
、M71’・・・・・が設けられ、このトランジスタM
1’、M< 1’、M7 l・・・・・のソースドレイ
ンがそれぞれ次のトランジスタM21 、M51 、M
22・・・・・のソースと接地ライン(2)とのびコン
デンサC31,Calの回路が順次繰り返し接続される
。
さらにクロック端子(4)がトランジスタMlのゲート
及びトランジスタMal、M52・・・・・のドレイン
kc接続され、りgツク端子(5)がトランジスpMx
l。
及びトランジスタMal、M52・・・・・のドレイン
kc接続され、りgツク端子(5)がトランジスpMx
l。
M22・・・・・のドレイン(接続される。
この回路において、クロック端子(4)i51.入力端
子(1)Kはそれぞれ第4図ム、B、CK示すような信
号φ1.−2.−1Nが供給される。ここで信号−1゜
φ2のハイレベルなりH、ローレベルなVI、(−”f
ig)とし、[−itφINの)〜イレベルヲvI!′
、ローレベルなVLとする。また信号φ1.−=のノ(
ルスを図示のように[111,〔12〕・・・・・、(
21]、[22)・・・・・とする。
子(1)Kはそれぞれ第4図ム、B、CK示すような信
号φ1.−2.−1Nが供給される。ここで信号−1゜
φ2のハイレベルなりH、ローレベルなVI、(−”f
ig)とし、[−itφINの)〜イレベルヲvI!′
、ローレベルなVLとする。また信号φ1.−=のノ(
ルスを図示のように[111,〔12〕・・・・・、(
21]、[22)・・・・・とする。
またMOIii )ツンジスメのしき−111を全てy
thとする。
thとする。
これKよってまず
VH≦VH−Yth ・’ ・” ” ”
(1)であれば、信号φINは信号φ1のパルス〔1
2〕にてトランジスタM1を伝送され、トランジスタM
llのゲート■には第4図I)c示すような電圧v1が
現れる。
(1)であれば、信号φINは信号φ1のパルス〔1
2〕にてトランジスタM1を伝送され、トランジスタM
llのゲート■には第4図I)c示すような電圧v1が
現れる。
次にトランジスタMatのソース■のtJEV2(II
4因E)は、初め vl−■!=vH′−vL>vth・・・・・・・(2
)であるから、トランジスタMzlはオンしVz =
VL ・・・・・・・(3)ぬる
。そして信号−2のパルス〔22〕が来ると電圧vlは
コンデンサC31を通じて持ち上げられ、但し、CBは
プートストラップ容量 C8はトランジスタMatのゲートの ストレー容量 となり、このとき Vl−vth≧vH・・・・・・・(5)ならば V2 = VH・・・・・・・(6) となり、トランジスタM21のソース■にパルス〔22
〕が抜き出される。
4因E)は、初め vl−■!=vH′−vL>vth・・・・・・・(2
)であるから、トランジスタMzlはオンしVz =
VL ・・・・・・・(3)ぬる
。そして信号−2のパルス〔22〕が来ると電圧vlは
コンデンサC31を通じて持ち上げられ、但し、CBは
プートストラップ容量 C8はトランジスタMatのゲートの ストレー容量 となり、このとき Vl−vth≧vH・・・・・・・(5)ならば V2 = VH・・・・・・・(6) となり、トランジスタM21のソース■にパルス〔22
〕が抜き出される。
さらに信号φ2に同期してトラ、ンジスメM41がオン
となり、パルス(22)がトランジスタM51のゲート
■くも蓄積される。そしてこのゲート■の電圧Vs (
第4図F)が Va = VH・・・・自・ (力 (なることによってトランジスタM51がオンし、トラ
ンジスタM21と同様の動作でトランジスタMslのソ
ース■にパルス〔13〕が抜き出される(第4図G)。
となり、パルス(22)がトランジスタM51のゲート
■くも蓄積される。そしてこのゲート■の電圧Vs (
第4図F)が Va = VH・・・・自・ (力 (なることによってトランジスタM51がオンし、トラ
ンジスタM21と同様の動作でトランジスタMslのソ
ース■にパルス〔13〕が抜き出される(第4図G)。
以下同様和してトランジスタMzz、Ms2・・・・・
のノース■、■・・・・・に信号φ1.φ2の各パルス
[231〔14〕・・・・・が抜き出される(第4図I
、K・・・・・)。
のノース■、■・・・・・に信号φ1.φ2の各パルス
[231〔14〕・・・・・が抜き出される(第4図I
、K・・・・・)。
従ってこの回路において、入力信号−〇、が順次伝送さ
れ、トランジスタM2t、Ms’x 、M22.M52
・・・・・のソースに順次パルスが取り出される。そし
てこのパルスにて例えば水平走査線を順次駆動すること
ができる。
れ、トランジスタM2t、Ms’x 、M22.M52
・・・・・のソースに順次パルスが取り出される。そし
てこのパルスにて例えば水平走査線を順次駆動すること
ができる。
さらに第4図において、電圧V1.Va、Vs・・・・
・の電圧の上昇vAは、コンデンサCs l、 Cs
1・・・・・のプートストラップ効果忙よるものであり
、である。
・の電圧の上昇vAは、コンデンサCs l、 Cs
1・・・・・のプートストラップ効果忙よるものであり
、である。
ここでトランジスタMl’、M41’、M71・・・・
・は出力部■、■、■・・・・・に現われる容量結合性
及び電荷分配による残留電圧を軽減するためのものであ
(CLは負荷の容量)なる残留電圧が発生するところを
、この立ち下がりに同期して電圧v2がリセットされる
ことにより、この残留電圧が発生しなくなる。
・は出力部■、■、■・・・・・に現われる容量結合性
及び電荷分配による残留電圧を軽減するためのものであ
(CLは負荷の容量)なる残留電圧が発生するところを
、この立ち下がりに同期して電圧v2がリセットされる
ことにより、この残留電圧が発生しなくなる。
また電圧V2.V3・・・・・の電圧vBは各電荷がト
ランジスタM41.M71・・・・・を介して分配され
ることにより発生するものであり、 VH(CB+Cg) = VB(CB+CB) + V
BCLより である。電圧Vlの電圧の上昇VCは、電圧v2の電圧
VBの変化が容量CB、CBを介して現われたもので である。
ランジスタM41.M71・・・・・を介して分配され
ることにより発生するものであり、 VH(CB+Cg) = VB(CB+CB) + V
BCLより である。電圧Vlの電圧の上昇VCは、電圧v2の電圧
VBの変化が容量CB、CBを介して現われたもので である。
M71・・・・・でリセットされる。
また電圧V2 、 Vs・・・・・の上昇VDは、電圧
V4.V6・・・・・の分配電圧がcB 、(4を介し
て現われたもので VD = VB + VC”・・・allである。さら
に電圧V2 、 V’a・・・・・の残留電圧Vlは、
電圧VDがトランジスタM41.M71・・・・・を介
して分配されることにより発生するもので、 である。
V4.V6・・・・・の分配電圧がcB 、(4を介し
て現われたもので VD = VB + VC”・・・allである。さら
に電圧V2 、 V’a・・・・・の残留電圧Vlは、
電圧VDがトランジスタM41.M71・・・・・を介
して分配されることにより発生するもので、 である。
そしてこの電圧VEはトランジスタMl’、M41’、
M71・・・・・・・によりリセットされる。
M71・・・・・・・によりリセットされる。
ここで負荷としてCCD撮儂素子あるいは液晶ディスプ
レイ等の容量性の負荷を用いた場合にはCL >> C
8,CB ・・・・・・・13であるの
で、上述のVB、VC,’l’D、VIは全て極めて小
・・・・・により繰り返しリセットされるので略零にな
る。
レイ等の容量性の負荷を用いた場合にはCL >> C
8,CB ・・・・・・・13であるの
で、上述のVB、VC,’l’D、VIは全て極めて小
・・・・・により繰り返しリセットされるので略零にな
る。
またコンデンサC31,C61・・・・・の容量値cB
は、上述の+4) 、 +51式から であり、またトランスファーゲートとなるトランジスタ
M1.M4 s 、Mフト・・・・の耐圧をBYとした
ときであり、これらの2式から求めて ・・・・・・・仏e の間に選べばよい。
は、上述の+4) 、 +51式から であり、またトランスファーゲートとなるトランジスタ
M1.M4 s 、Mフト・・・・の耐圧をBYとした
ときであり、これらの2式から求めて ・・・・・・・仏e の間に選べばよい。
こうして入力信号φ工、の伝送が行われるわけであるが
、本発明によれば上述した従来の欠点を一掃することが
できた。
、本発明によれば上述した従来の欠点を一掃することが
できた。
すなわち、上述の回路において、信号を伝送し次の信号
を得るまでの1段の構成が例えばトランジx p Ma
l、Mat、Mix’、=+yデフfC31(04素子
のみである。従って回路規模が小さく、IC化した場合
のチップ面積も小さくなる。
を得るまでの1段の構成が例えばトランジx p Ma
l、Mat、Mix’、=+yデフfC31(04素子
のみである。従って回路規模が小さく、IC化した場合
のチップ面積も小さくなる。
また出力信号がクロック信号φ1.φ2のパルスを抽出
する形で形成されるので、上述のようにりはツク信号≠
1.−2のパルスを短くすることにより容易に出力信号
のオーバーラツプを無くすことができる。
する形で形成されるので、上述のようにりはツク信号≠
1.−2のパルスを短くすることにより容易に出力信号
のオーバーラツプを無くすことができる。
さらに従来の回路のように買通電滝が流れることがない
ので、消費電力が極めて小さくなる。
ので、消費電力が極めて小さくなる。
また各トランジスタが直線領域で駆動されているので、
容易に高速駆動を行うことができ、それによって消費電
力が大きくなることもない。
容易に高速駆動を行うことができ、それによって消費電
力が大きくなることもない。
さらにクロック信号φ1.φ2のそれぞれによって出力
信号が得られるので、タレツク信号の周M数を従来の十
にすることができ、これによっても消費電力が小さくな
る。
信号が得られるので、タレツク信号の周M数を従来の十
にすることができ、これによっても消費電力が小さくな
る。
さらに’RLばエン−・ンスメント型の素子のみで回路
を形成できるので、IC化した場合にプルセスが少くて
すみ、容易かつ安価に回路を形成できる。
を形成できるので、IC化した場合にプルセスが少くて
すみ、容易かつ安価に回路を形成できる。
さら疋こ0回路において残留電圧vlは、繰り返しリセ
ットされることKより極めて小さく略零になる。従って
しきい値等の制約がなくなり、ダイナミックレンジも最
大IIIK利用することができる。
ットされることKより極めて小さく略零になる。従って
しきい値等の制約がなくなり、ダイナミックレンジも最
大IIIK利用することができる。
ところで上述の回路において、MOS )ランジスメは
次のように構成される。第5図において、P形のサブス
トレート(1υの上に、Nのソース領域(13及びドレ
イン領域a3が形成される。そしてソース領域α力とド
レイン領域a3の閾の素子の表面に5i02層Iが設け
られ、その上にゲート電極Q51が植着形成される。
次のように構成される。第5図において、P形のサブス
トレート(1υの上に、Nのソース領域(13及びドレ
イン領域a3が形成される。そしてソース領域α力とド
レイン領域a3の閾の素子の表面に5i02層Iが設け
られ、その上にゲート電極Q51が植着形成される。
従ってこのようなMOSトランジスタにおいて、ゲート
電極α9とソース領域αりとが対向する部分αQにおい
てコンデンサが形成され、容量を持つ。またゲート電位
が高くなるとソース領域αaとドレイン領域(13との
間にチャンネル(17)が形成され、このときゲート電
極−とチャンネル卸との間においてもコンデンサが形成
される。
電極α9とソース領域αりとが対向する部分αQにおい
てコンデンサが形成され、容量を持つ。またゲート電位
が高くなるとソース領域αaとドレイン領域(13との
間にチャンネル(17)が形成され、このときゲート電
極−とチャンネル卸との間においてもコンデンサが形成
される。
そこで上述の回路において、コンデンサC31゜C61
・・・・・としてMOS )ランジスメM21.M51
・パ・。
・・・・・としてMOS )ランジスメM21.M51
・パ・。
のゲートとソースあるいはチャンネルとの間の容量を用
いることができる。その場合の回路S成は第6図のよう
になる。
いることができる。その場合の回路S成は第6図のよう
になる。
セしてさらKMO8)ランジスタだけでは容量が足りな
い場合に、蕗3図のよう忙コンデンサを設けてもよい。
い場合に、蕗3図のよう忙コンデンサを設けてもよい。
なおその場合のコンデンサは、第7図に示すようpcM
O8トランジスタMat、R+bt・・・・・のゲート
とソースドレインとの間の容量を用いてもよい。またこ
の場合のM08トランジスタMaIMsx・・・・・は
エンノ・ンスメント裂でもディブレジョン波でもよい。
O8トランジスタMat、R+bt・・・・・のゲート
とソースドレインとの間の容量を用いてもよい。またこ
の場合のM08トランジスタMaIMsx・・・・・は
エンノ・ンスメント裂でもディブレジョン波でもよい。
第1図は従来の回路の接続図、蕗2図はその説明のため
の波形図、第3図は本発明の一例の接続図、菖4図はそ
の説明のための波形図、菖6図はMOSトランジスタの
構成図、第41図、第7図は本発明の他の例の!!続図
である。 (1)は入力端子、(2)は接地ライン、+4) 、
(5)はクロック端子、Ml 、Ml’、M21 、M
4 l、M4直Ms t 、M71 、M71’−−−
−−はMOS )ランジスタ、Csl、Csl・・・・
・はコンデンサである。 第1図 第2図 第4図 v
の波形図、第3図は本発明の一例の接続図、菖4図はそ
の説明のための波形図、菖6図はMOSトランジスタの
構成図、第41図、第7図は本発明の他の例の!!続図
である。 (1)は入力端子、(2)は接地ライン、+4) 、
(5)はクロック端子、Ml 、Ml’、M21 、M
4 l、M4直Ms t 、M71 、M71’−−−
−−はMOS )ランジスタ、Csl、Csl・・・・
・はコンデンサである。 第1図 第2図 第4図 v
Claims (1)
- 入力信号がソースホロアに供給され、このソースホロア
のゲートソース閾にプートストクツプ用の容量成分が持
たせられ、上記ソースホコアからの信号が第1のトラン
スミフシ3ンゲートを通じて次段に供給され、上記ソー
スホロア及び第1のトランスミッションゲートからなる
回路が順次接続され、上記ソースホロア及び第1のトラ
ンスきッションゲートが各段ごとく交互K14なる位相
で駆動されることにより、上記入力信号が各段ごとく順
次伝送されると共和、上記第1のトランスミッションゲ
ートと同相で駆動される第2のトランスミッションゲー
トが設けられ、この第2のトランスミッションゲートに
て次段の信号がリセットされるようにした信号伝送回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57063344A JPS58182195A (ja) | 1982-04-16 | 1982-04-16 | 信号伝送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57063344A JPS58182195A (ja) | 1982-04-16 | 1982-04-16 | 信号伝送回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58182195A true JPS58182195A (ja) | 1983-10-25 |
Family
ID=13226526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57063344A Pending JPS58182195A (ja) | 1982-04-16 | 1982-04-16 | 信号伝送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182195A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61154280A (ja) * | 1984-12-26 | 1986-07-12 | Canon Inc | 光電変換装置 |
KR100551734B1 (ko) * | 2003-05-21 | 2006-02-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정구동장치의 행구동회로에 사용되는 쉬프트 레지스터 |
-
1982
- 1982-04-16 JP JP57063344A patent/JPS58182195A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61154280A (ja) * | 1984-12-26 | 1986-07-12 | Canon Inc | 光電変換装置 |
JPH0523547B2 (ja) * | 1984-12-26 | 1993-04-05 | Canon Kk | |
KR100551734B1 (ko) * | 2003-05-21 | 2006-02-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정구동장치의 행구동회로에 사용되는 쉬프트 레지스터 |
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