JPS58182195A - 信号伝送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＣＣＤ撮像素子、液晶ディスプレイ、メモリ装
置等を駆動するためのシフトレジスタに使用して好適な
信号伝送回路Ｋｒ！Ａする。

例えばＣＣＤ撮像素子の水平走査線を１ラインづつ順次
駆動するためのシフトレジスタとして、従来第１図に示
すような回路が用られていた。

図において、入力趨子（１）がエンノ・ンスメント型の
ＭＯＳ）ランジスメＴＩのゲートに接続され、このトラ
ンジスタＴ１のソースが接電ライン（２１Ｋ接続され、
ドレインがディブレジョン型のＭＯＳ　）ランジスタＴ
！のソースとゲート（接続され、このトランジスタＴ２
のドレインが電源ライン＋３１　ｉｃ接続される。

このトランジスタＴｌ、Ｔ２のドレインソースの接続点
がトランスミッションゲートな構成するエンハンスメン
ト聾のＭＯＳ　）ランジスタＴｓｔのソースドレインを
通じてトランジスタ’ｈ、Ｔｚと同様に接続されたトラ
ンジスタＴ４１．Ｔ５．Ｉ　Ｋ接続され、このトランジ
スタＴ４１．Ｔ３１の接続点がトランスミッションゲー
トな構成するエンノ・ンスメント型のＭＯＳ）ランジス
メＴ６１のソースドレ・インを通じてトランジスタＴｌ
、Ｔ２と同様に接続されたトランジスタＴ７１．Ｔ８１
に接続される。

このトランジスタＴ３１〜Ｔ８１の回路が順次繰り返し
接続される。なお図中符号のサフィックスの上位を共通
、下位を順次変更して示す。

さらに互いに位相の異なるクロック信号−１，φ２の供
給されるクロック端子（４）　、　（５）がそれぞれト
ランジスタＴ３１．Ｔ３２・・自・及びトランジスタＴ
＠１．Ｔ６２・・・・・のゲー）Ｋ接続される。

この回路くおいて、クロック端子（４）　、　ｔ５）に
は第２図人、ＢＫ示すようなりはツク信号φ１．φ２が
供給される。これに対して入力端子（１）〈は例えば纂
２図Ｃに示すような信号−〇、が供給される。

これによってまずトランジスタＴＩ、Ｔ２の接続点■に
はＩＸｚ図ＤＫ示すような反転電圧Ｖｔが現れる。

次に■１が信号−１でサンプリングされ、トランジスタ
Ｔ４１のゲート■にホールドされ、第２図Ｒに示すよう
な電圧ｖ２が現れる。これによってトランジスタＴ４１
．Ｔ５１の接続点■には第２図ＦＫ示すような反転電圧
ｖ３が現れる。この電圧Ｖｓ　Ｋて例えば第１の水平走
査線が駆動される。

さらＫＶｓが信号−２でサンプリングされ、トランジス
タＴ７１のゲート■にホールドされ、第２図ＧＫ示すよ
うな電圧ｖ４が現れる。これによってトランジスタＴ７
１．Ｔｌｌの接続点■、トランジスタＴａｘのゲート■
、トランジスタＴ４２．Ｔ５２の接続点■にはそれぞれ
第２図Ｈ，Ｉ、ＪＫ示すような電圧Ｖｓ、ｖａ、Ｖ７が
現われ、この電圧ｖ７にて第２の水平走査線が駆動され
る。以下上述の動作が順次行われる。

ここで、トランスミッションゲートを構成するトランジ
スタＴ３１．Ｔ６１・・・・・のしきい値をｖｔｈとＬ
　テｖ（ｌｈ　、　ｈ　）　ｐ−ｐ　≧ｖＤＤ　＋　Ｖ
ｉｈ（ＶＤＤ　ｋ＊　ｔ　１１ライン（３）の電圧）の
条件が潰されれば、トランスミッションゲートな通して
信号が伝送される。

このようにして入力信号φ工Ｎが順次伝送され、各水平
走査線が順次駆動される。

ところがこの回路において、信号を伝送し次の信号を得
るまでの１段の構成にトランジスタを６素子必要とする
。このため回路規模が大きくなり、特にＩＣ化した場合
にチップ面積が大きくなって、ＩＣのコストが上がるな
どの問題があった。すなわち上述の回路においてトラン
ジスタＴ４１．Ｔ５１及びＴ７１．ＴＢＩにてそれぞれ
信号が反転されており、同相の信号を得るために２倍の
素子が必ＩＩ！になっている。

また上述の回路において、出力側、に容量性の負荷を接
続した場合に、ａ１２図Ｆ、ＪＫ示す出力信号の波形が
破線で示すようＫｆｉってしまう、この場合忙隣接の出
力信号の間でオーバーラツプが発生し、例えば撮ｇ１素
子に用いた場合にはＳ儂度が劣化したり、混色によって
画儂が劣化してしまう。

さらに上述の回路の場合、トランジスタＴｚ、Ｔｓｘ。

ＴＢＩ・・・・・は常にオン状ｍｉｃあり、このためト
ランジスタＴＩ、Ｔ４１．Ｔ７１・・・・・がオンにな
った状態で頁通電流が流れ、極めて大きな電力が消費さ
れてしまう。

また各トランジスタが色和領域で駆動されているので、
特に回路を高速で駆動する場合に大きな消費電力を必要
とする。

サラにエンハンスメント型とディブレジョン型の異なる
素子を用いるので、ガえばＩＣ化した場合゛に創造のプ
ロセスが多く必要となってしまう。

また上述の回路において出力点■、■・・・・・の波形
のｐ−レベルはトランジスタＴ４１．Ｔ５１．Ｔ４２゜
Ｔ５２・・・・・のオン抵抗の比で決定され但し、ｒｌ
はトランジスタＴ４１．Ｔ４２・・・・・のオン抵抗値 ｒ２はトランジスタＴ５１．Ｔ５ト・・−のオン抵抗値 Ｖａｇは接地ライン（２）の電圧 となる残留電圧Ｖ′が発生している。ここでＶ′の値を
小さくするには、ｒｌ＋ｒ２の比を大きくすればよいが
、これはトランジスタＴ４１．Ｔ４２・・・・・のチッ
プ面積をトランジスタＴ５１．Ｔ５２・・・・・よりか
なり大きくすることになり、望ましいことではない。

−刃出力信号でＭＯＳトランジスタを駆動する場合には
、上述のように残留電圧Ｖ′があると、しきい値等の問
題で制約が多く加わることになる。

さらに信号のダイナミックレンジが残留電圧Ｖ′分少く
なるなどの問題があった。

本発明はこのような点にかんがみ、簡単な構成で従来の
欠点を一播できるようにしたものである。

以下に図面を参照しながら本発明の一実施例について説
明しよう。

第３図において、入力端子（１）がトランスミッション
ゲートを構成するエンハンスメント型のＭＯ８トランジ
スタＭ！を通じてエンハンスメント型のＭＯＳ　）ラン
ジスメＲ＋ｂｔのゲートに接続される。

このトランジスタＭ２１のゲートノース間にプートスト
ラップ用のコンデンサＣａｌが接続される。またトラン
ジスタＭ２１のドレインがトランスンツションゲートを
構成するエンハンスメント型のＭＯＳトランジスタＭ４
１のゲートに接続される。さらにトランジスタＭ寞１０
ソースがトランジスタＭ４１のドレインソース関を通じ
てエンハンスメント型のＭＯＳ　）ランジスタＭｓｔの
ゲートに接続される。

このトランジスタＭ５１のゲートノース間にフ′−トス
トラップ用のコンデンサＣｇｌカー接続される。またト
ランジスタＭ５１のドレインカートランスミッションゲ
ートを構成するエンハンスメント型のＭＯ８トランジス
タＭ７１のゲートに接続される。さらにトランジスタＭ
５１のソースがトランジスタＭ７１のドレインソース関
を通じて次段の回路に接続される。

さらにトランジスタＭｌ、Ｍ４１．Ｍ７１・・・・・と
ゲートが共通接続されたトランジスタＭｌ’、Ｍ４１’
、Ｍ７１’・・・・・が設けられ、このトランジスタＭ
１’、Ｍ＜　１’、Ｍ７　ｌ・・・・・のソースドレイ
ンがそれぞれ次のトランジスタＭ２１　、Ｍ５１　、Ｍ
２２・・・・・のソースと接地ライン（２）とのびコン
デンサＣ３１，Ｃａｌの回路が順次繰り返し接続される
。

さらにクロック端子（４）がトランジスタＭｌのゲート
及びトランジスタＭａｌ、Ｍ５２・・・・・のドレイン
ｋｃ接続され、りｇツク端子（５）がトランジスｐＭｘ
ｌ。

Ｍ２２・・・・・のドレイン（接続される。

この回路において、クロック端子（４）ｉ５１．入力端
子（１）Ｋはそれぞれ第４図ム、Ｂ、ＣＫ示すような信
号φ１．−２．−１Ｎが供給される。ここで信号−１゜
φ２のハイレベルなりＨ、ローレベルなＶＩ、（−”ｆ
ｉｇ）とし、［−ｉｔφＩＮの）〜イレベルヲｖＩ！′
、ローレベルなＶＬとする。また信号φ１．−＝のノ（
ルスを図示のように［１１１，〔１２〕・・・・・、（
２１］、［２２）・・・・・とする。

またＭＯＩｉｉ　）ツンジスメのしき−１１１を全てｙ
ｔｈとする。

これＫよってまず ＶＨ≦ＶＨ−Ｙｔｈ　　　　　　　・’　・”　”　”
　（１）であれば、信号φＩＮは信号φ１のパルス〔１
２〕にてトランジスタＭ１を伝送され、トランジスタＭ
ｌｌのゲート■には第４図Ｉ）ｃ示すような電圧ｖ１が
現れる。

次にトランジスタＭａｔのソース■のｔＪＥＶ２（ＩＩ
４因Ｅ）は、初め ｖｌ−■！＝ｖＨ′−ｖＬ＞ｖｔｈ・・・・・・・（２
）であるから、トランジスタＭｚｌはオンしＶｚ　＝　
ＶＬ　　　　　　　　　　　・・・・・・・（３）ぬる
。そして信号−２のパルス〔２２〕が来ると電圧ｖｌは
コンデンサＣ３１を通じて持ち上げられ、但し、ＣＢは
プートストラップ容量 Ｃ８はトランジスタＭａｔのゲートの ストレー容量 となり、このとき Ｖｌ−ｖｔｈ≧ｖＨ・・・・・・・（５）ならば Ｖ２　＝　ＶＨ・・・・・・・（６） となり、トランジスタＭ２１のソース■にパルス〔２２
〕が抜き出される。

さらに信号φ２に同期してトラ、ンジスメＭ４１がオン
となり、パルス（２２）がトランジスタＭ５１のゲート
■くも蓄積される。そしてこのゲート■の電圧Ｖｓ　（
第４図Ｆ）が Ｖａ　　＝　ＶＨ・・・・自・　（力 （なることによってトランジスタＭ５１がオンし、トラ
ンジスタＭ２１と同様の動作でトランジスタＭｓｌのソ
ース■にパルス〔１３〕が抜き出される（第４図Ｇ）。

以下同様和してトランジスタＭｚｚ、Ｍｓ２・・・・・
のノース■、■・・・・・に信号φ１．φ２の各パルス
［２３１〔１４〕・・・・・が抜き出される（第４図Ｉ
、Ｋ・・・・・）。

従ってこの回路において、入力信号−〇、が順次伝送さ
れ、トランジスタＭ２ｔ、Ｍｓ’ｘ　、Ｍ２２．Ｍ５２
・・・・・のソースに順次パルスが取り出される。そし
てこのパルスにて例えば水平走査線を順次駆動すること
ができる。

さらに第４図において、電圧Ｖ１．Ｖａ、Ｖｓ・・・・
・の電圧の上昇ｖＡは、コンデンサＣｓ　ｌ、　Ｃｓ　
１・・・・・のプートストラップ効果忙よるものであり
、である。

ここでトランジスタＭｌ’、Ｍ４１’、Ｍ７１・・・・
・は出力部■、■、■・・・・・に現われる容量結合性
及び電荷分配による残留電圧を軽減するためのものであ
（ＣＬは負荷の容量）なる残留電圧が発生するところを
、この立ち下がりに同期して電圧ｖ２がリセットされる
ことにより、この残留電圧が発生しなくなる。

また電圧Ｖ２．Ｖ３・・・・・の電圧ｖＢは各電荷がト
ランジスタＭ４１．Ｍ７１・・・・・を介して分配され
ることにより発生するものであり、 ＶＨ（ＣＢ＋Ｃｇ）　＝　ＶＢ（ＣＢ＋ＣＢ）　＋　Ｖ
ＢＣＬより である。電圧Ｖｌの電圧の上昇ＶＣは、電圧ｖ２の電圧
ＶＢの変化が容量ＣＢ、ＣＢを介して現われたもので である。

Ｍ７１・・・・・でリセットされる。

また電圧Ｖ２　、　Ｖｓ・・・・・の上昇ＶＤは、電圧
Ｖ４．Ｖ６・・・・・の分配電圧がｃＢ　、（４を介し
て現われたもので ＶＤ　＝　ＶＢ　＋　ＶＣ”・・・ａｌｌである。さら
に電圧Ｖ２　、　Ｖ’ａ・・・・・の残留電圧Ｖｌは、
電圧ＶＤがトランジスタＭ４１．Ｍ７１・・・・・を介
して分配されることにより発生するもので、 である。

そしてこの電圧ＶＥはトランジスタＭｌ’、Ｍ４１’、
Ｍ７１・・・・・・・によりリセットされる。

ここで負荷としてＣＣＤ撮儂素子あるいは液晶ディスプ
レイ等の容量性の負荷を用いた場合にはＣＬ　＞＞　Ｃ
８，ＣＢ　　　　　　　　・・・・・・・１３であるの
で、上述のＶＢ、ＶＣ，’ｌ’Ｄ、ＶＩは全て極めて小
・・・・・により繰り返しリセットされるので略零にな
る。

またコンデンサＣ３１，Ｃ６１・・・・・の容量値ｃＢ
は、上述の＋４）　、　＋５１式から であり、またトランスファーゲートとなるトランジスタ
Ｍ１．Ｍ４　ｓ　、Ｍフト・・・・の耐圧をＢＹとした
ときであり、これらの２式から求めて ・・・・・・・仏ｅ の間に選べばよい。

こうして入力信号φ工、の伝送が行われるわけであるが
、本発明によれば上述した従来の欠点を一掃することが
できた。

すなわち、上述の回路において、信号を伝送し次の信号
を得るまでの１段の構成が例えばトランジｘ　ｐ　Ｍａ
ｌ、Ｍａｔ、Ｍｉｘ’、＝＋ｙデフｆＣ３１（０４素子
のみである。従って回路規模が小さく、ＩＣ化した場合
のチップ面積も小さくなる。

また出力信号がクロック信号φ１．φ２のパルスを抽出
する形で形成されるので、上述のようにりはツク信号≠
１．−２のパルスを短くすることにより容易に出力信号
のオーバーラツプを無くすことができる。

さらに従来の回路のように買通電滝が流れることがない
ので、消費電力が極めて小さくなる。

また各トランジスタが直線領域で駆動されているので、
容易に高速駆動を行うことができ、それによって消費電
力が大きくなることもない。

さらにクロック信号φ１．φ２のそれぞれによって出力
信号が得られるので、タレツク信号の周Ｍ数を従来の十
にすることができ、これによっても消費電力が小さくな
る。

さらに’ＲＬばエン−・ンスメント型の素子のみで回路
を形成できるので、ＩＣ化した場合にプルセスが少くて
すみ、容易かつ安価に回路を形成できる。

さら疋こ０回路において残留電圧ｖｌは、繰り返しリセ
ットされることＫより極めて小さく略零になる。従って
しきい値等の制約がなくなり、ダイナミックレンジも最
大ＩＩＩＫ利用することができる。

ところで上述の回路において、ＭＯＳ　）ランジスメは
次のように構成される。第５図において、Ｐ形のサブス
トレート（１υの上に、Ｎのソース領域（１３及びドレ
イン領域ａ３が形成される。そしてソース領域α力とド
レイン領域ａ３の閾の素子の表面に５ｉ０２層Ｉが設け
られ、その上にゲート電極Ｑ５１が植着形成される。

従ってこのようなＭＯＳトランジスタにおいて、ゲート
電極α９とソース領域αりとが対向する部分αＱにおい
てコンデンサが形成され、容量を持つ。またゲート電位
が高くなるとソース領域αａとドレイン領域（１３との
間にチャンネル（１７）が形成され、このときゲート電
極−とチャンネル卸との間においてもコンデンサが形成
される。

そこで上述の回路において、コンデンサＣ３１゜Ｃ６１
・・・・・としてＭＯＳ　）ランジスメＭ２１．Ｍ５１
・パ・。

のゲートとソースあるいはチャンネルとの間の容量を用
いることができる。その場合の回路Ｓ成は第６図のよう
になる。

セしてさらＫＭＯ８）ランジスタだけでは容量が足りな
い場合に、蕗３図のよう忙コンデンサを設けてもよい。

なおその場合のコンデンサは、第７図に示すようｐｃＭ
Ｏ８トランジスタＭａｔ、Ｒ＋ｂｔ・・・・・のゲート
とソースドレインとの間の容量を用いてもよい。またこ
の場合のＭ０８トランジスタＭａＩＭｓｘ・・・・・は
エンノ・ンスメント裂でもディブレジョン波でもよい。

【図面の簡単な説明】

第１図は従来の回路の接続図、蕗２図はその説明のため
の波形図、第３図は本発明の一例の接続図、菖４図はそ
の説明のための波形図、菖６図はＭＯＳトランジスタの
構成図、第４１図、第７図は本発明の他の例の！！続図
である。 （１）は入力端子、（２）は接地ライン、＋４）　、　
（５）はクロック端子、Ｍｌ　、Ｍｌ’、Ｍ２１　、Ｍ
４　ｌ、Ｍ４直Ｍｓ　ｔ　、Ｍ７１　、Ｍ７１’−−−
−−はＭＯＳ　）ランジスタ、Ｃｓｌ、Ｃｓｌ・・・・
・はコンデンサである。 第１図 第２図 第４図 ｖ

Claims (1)

【特許請求の範囲】
1. 入力信号がソースホロアに供給され、このソースホロア
   のゲートソース閾にプートストクツプ用の容量成分が持
   たせられ、上記ソースホコアからの信号が第１のトラン
   スミフシ３ンゲートを通じて次段に供給され、上記ソー
   スホロア及び第１のトランスミッションゲートからなる
   回路が順次接続され、上記ソースホロア及び第１のトラ
   ンスきッションゲートが各段ごとく交互Ｋ１４なる位相
   で駆動されることにより、上記入力信号が各段ごとく順
   次伝送されると共和、上記第１のトランスミッションゲ
   ートと同相で駆動される第２のトランスミッションゲー
   トが設けられ、この第２のトランスミッションゲートに
   て次段の信号がリセットされるようにした信号伝送回路
   。