JPH0375932A - 数値演算処理装置 - Google Patents
数値演算処理装置Info
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- JPH0375932A JPH0375932A JP21226889A JP21226889A JPH0375932A JP H0375932 A JPH0375932 A JP H0375932A JP 21226889 A JP21226889 A JP 21226889A JP 21226889 A JP21226889 A JP 21226889A JP H0375932 A JPH0375932 A JP H0375932A
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- Japan
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- output
- instruction
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- memory
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- 230000015654 memory Effects 0.000 claims abstract description 50
- 238000013500 data storage Methods 0.000 claims description 8
- 230000005055 memory storage Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はストアードプログラム方式の数値演算処理装置
に関する。
に関する。
ＬＳＩ製造技術の発達により処理能力の高いマイクロプ
ロセッサが安価に利用できるようになってきたが、この
ようなマイクロプロセッサを実現するために年々、動作
周波数を高速化したり、ハードウェアを高集積化してい
る。
ロセッサが安価に利用できるようになってきたが、この
ようなマイクロプロセッサを実現するために年々、動作
周波数を高速化したり、ハードウェアを高集積化してい
る。
特に、近年のマイクロプロセッサは、デコーダの負担軽
減を狙い命令体系をワード固定長として、性能向上を図
っている。すなわち、一つのワード固定長命令は、複数
のサブ命令からなり、同時に複数のハードウェア動作を
指定することができる。
減を狙い命令体系をワード固定長として、性能向上を図
っている。すなわち、一つのワード固定長命令は、複数
のサブ命令からなり、同時に複数のハードウェア動作を
指定することができる。
たとえば、一つのワード固定長命令に演算器（以下ＡＬ
Ｕと記す）演算、データ転送命令、その他のマイクロプ
ロセッサ内制御のすべてを同時におこなう。命令として
は、ほかにも分岐命令や即値ロード命令などがある。
Ｕと記す）演算、データ転送命令、その他のマイクロプ
ロセッサ内制御のすべてを同時におこなう。命令として
は、ほかにも分岐命令や即値ロード命令などがある。
これらの命令はオブランドとしてそれぞれ、分岐アドレ
ス部分、即値データ部分を保持する。そのため、分岐命
令と即値ロード命令は、ビット長の短い限られたサブ命
令としか同時に実行することができない。これは、−命
令のビット長が限られているからである。
ス部分、即値データ部分を保持する。そのため、分岐命
令と即値ロード命令は、ビット長の短い限られたサブ命
令としか同時に実行することができない。これは、−命
令のビット長が限られているからである。
一方て、ソフトウェアの生産性を向上させるため、マイ
クロプロセッサの命令体系に対しては高級言語とのセマ
ンティックキャップを小さくすることが望まれている。
クロプロセッサの命令体系に対しては高級言語とのセマ
ンティックキャップを小さくすることが望まれている。
たとえば、科学技術計算に幅広く使用されているＦＯＲ
ＴＲＡＮの分岐文には ０Ｎ（Ｋ）分岐先１１分岐先２１分岐先３１分岐先４１
分岐先５というように、多方向に分岐する文がある。こ
の文を、マイクロプロセッサのアセンブラレベルで実現
する場合について、従来の数値演算処理値のブロック図
を示す第３図を用いて説明する。
ＴＲＡＮの分岐文には ０Ｎ（Ｋ）分岐先１１分岐先２１分岐先３１分岐先４１
分岐先５というように、多方向に分岐する文がある。こ
の文を、マイクロプロセッサのアセンブラレベルで実現
する場合について、従来の数値演算処理値のブロック図
を示す第３図を用いて説明する。
第３図において、１００はプログラムカウンタ、１５０
はインクリメンタ、２００は命令格納用メモリ、３００
は命令格納用メモリ２００から出力される命令をデコー
ドする命令デコーダ、４００は数値演算処理装置のＡＬ
Ｕの演算結果に応して変化するフラグ、５００はインク
リメンタ１５０からのアドレスと命令デコーダ３００か
らの分岐アドレスを選択する選択回路である。
はインクリメンタ、２００は命令格納用メモリ、３００
は命令格納用メモリ２００から出力される命令をデコー
ドする命令デコーダ、４００は数値演算処理装置のＡＬ
Ｕの演算結果に応して変化するフラグ、５００はインク
リメンタ１５０からのアドレスと命令デコーダ３００か
らの分岐アドレスを選択する選択回路である。
本数値演算処理装置により、多方向への分岐を実現する
ためには、第１２図のように比較命令と条件分岐命令の
ペアを連続記述するか、あるいは第１３図に示すプログ
ラムを作成しなくてはならない。
ためには、第１２図のように比較命令と条件分岐命令の
ペアを連続記述するか、あるいは第１３図に示すプログ
ラムを作成しなくてはならない。
上述した従来の数値演算処理装置は、多方向への分岐を
実現するためには、比較命令と条件分岐命令のペアを連
続して実行するか、あるいは分岐テーブルを参照する必
要があった。この結果、前者の場合は実行ステップ数が
多いため処理効率を低下させる原因となり、後者の場合
は分岐テーブルを参照するための処理が必要となるため
にデータ処理速度を低下させる原因となるという問題点
がある。
実現するためには、比較命令と条件分岐命令のペアを連
続して実行するか、あるいは分岐テーブルを参照する必
要があった。この結果、前者の場合は実行ステップ数が
多いため処理効率を低下させる原因となり、後者の場合
は分岐テーブルを参照するための処理が必要となるため
にデータ処理速度を低下させる原因となるという問題点
がある。
本発明の数値演算処理装置と従来技術との相違点は、分
岐命令がおかれているアドレスの値と分岐先アドレスが
１組として格納された連想メモリに対してプログラムカ
ウンタの値を入力し、前記連想メモリの出力を直接また
は間接にプログラムカウンタに入力する点である。
岐命令がおかれているアドレスの値と分岐先アドレスが
１組として格納された連想メモリに対してプログラムカ
ウンタの値を入力し、前記連想メモリの出力を直接また
は間接にプログラムカウンタに入力する点である。
本発明の演算処理装置は、命令格納用メモリと、命令デ
コーダと、プログラムカウンタと、少なくとも１組のキ
ーデータ格納部と前記キーデータ格納部に対応するデー
タメモリ格納部分とを有する複数個の連想メモリとを含
み、 前記プロクラムカウンタの出力をキーとする前記各連想
メモリからの複数の出力の内の１つまたは前記プログラ
ムカウンタの歩進出力を前記命令デコーダからの出力値
によって選択し分岐命令の分岐先として前記命令格納メ
モリに供給するようにしたことを特徴とする。
コーダと、プログラムカウンタと、少なくとも１組のキ
ーデータ格納部と前記キーデータ格納部に対応するデー
タメモリ格納部分とを有する複数個の連想メモリとを含
み、 前記プロクラムカウンタの出力をキーとする前記各連想
メモリからの複数の出力の内の１つまたは前記プログラ
ムカウンタの歩進出力を前記命令デコーダからの出力値
によって選択し分岐命令の分岐先として前記命令格納メ
モリに供給するようにしたことを特徴とする。
本発明の第１の実施例を第１図に示す。
第１図において、１００はプログラムカウンタ、１５０
はプログラムカウンタ］、 ＯＯのインクリメンタ、２
００は命令格納用メモリ、３２０は命令格納用メモリ２
００から出力された命令をデコードする命令デコーダ、
５１０は命令デコーダ３２０からのデコード出力に従っ
て３つの分岐アドレス格納用連想メモリ６０１，６０２
，６０３いずれかからの出力か、インクリメンタ１５０
からの出力かを選択する選択回路、６０１，６０２．６
０３は少なくとも１組のキーデータ格納部とキーデータ
格納部に対応するデータメモリ格納部分とを有する分岐
アドレス格納用連想メモリである。
はプログラムカウンタ］、 ＯＯのインクリメンタ、２
００は命令格納用メモリ、３２０は命令格納用メモリ２
００から出力された命令をデコードする命令デコーダ、
５１０は命令デコーダ３２０からのデコード出力に従っ
て３つの分岐アドレス格納用連想メモリ６０１，６０２
，６０３いずれかからの出力か、インクリメンタ１５０
からの出力かを選択する選択回路、６０１，６０２．６
０３は少なくとも１組のキーデータ格納部とキーデータ
格納部に対応するデータメモリ格納部分とを有する分岐
アドレス格納用連想メモリである。
命令格納用メモリ２００には第４図に示すような命令が
、また分岐アドレス格納用連想メモリ６０１．６０２，
６０３にはそれぞれ第５図、第６図、第７図に示すよう
なデータが格納されているとする。第４図において、’
ｏｎ （ｋ）″とはＦＯＲＴＲＡＮの ’ｏｎ （ｋ）’分岐先１１分岐先２９分岐先３ ′ の文と同様である。
、また分岐アドレス格納用連想メモリ６０１．６０２，
６０３にはそれぞれ第５図、第６図、第７図に示すよう
なデータが格納されているとする。第４図において、’
ｏｎ （ｋ）″とはＦＯＲＴＲＡＮの ’ｏｎ （ｋ）’分岐先１１分岐先２９分岐先３ ′ の文と同様である。
プログラムカウンタの値が“’１０“°の時、命令格納
用メモリ２００がら出力された命令は命令デコーダ３２
０でデコードされる。これと同時に分岐アドレス格納用
連想メモリ６０１，６０２．６０３では、プログラムカ
ウンタの値“” （１０） ”をキーとしてそれぞれ検
索し、分岐アドレス１゜ｏｏｏｏｏｈ、分岐アトＬ、ス
２００００００ｈ。
用メモリ２００がら出力された命令は命令デコーダ３２
０でデコードされる。これと同時に分岐アドレス格納用
連想メモリ６０１，６０２．６０３では、プログラムカ
ウンタの値“” （１０） ”をキーとしてそれぞれ検
索し、分岐アドレス１゜ｏｏｏｏｏｈ、分岐アトＬ、ス
２００００００ｈ。
分岐アドレス３００００００ｈをそれぞれ選択回路５１
０に出力する。
０に出力する。
選択回路５１０では、命令デコーダ３２０がら与えられ
るデータに従って、分岐アドレス格納用連想メモリ６０
１，６０２，６０３がらの出力あるいはインクリメンタ
１５０がらの出力のいずれかをプログラムカウンタ１０
０に出力する。
るデータに従って、分岐アドレス格納用連想メモリ６０
１，６０２，６０３がらの出力あるいはインクリメンタ
１５０がらの出力のいずれかをプログラムカウンタ１０
０に出力する。
つまり、命令デコーダ３２０がら与えられるデータが１
′″であったなら分岐アドレス格納用メモリ６０１がら
出力された１００００００ｈ、” ２ ”であったなら
分岐アドレス格納用メモリ６０２から出力された２００
００００ｈ、“３″であったなら分岐アドレス格納用メ
モリ６０３がら出力された３００００００ｈをプログラ
ムカウンタ１００に出力する。それ以外のデータが与え
られた場合は、インクリメンタ１５０がら出力されたア
ドレスをプログラムカウンタ１００に出力する。
′″であったなら分岐アドレス格納用メモリ６０１がら
出力された１００００００ｈ、” ２ ”であったなら
分岐アドレス格納用メモリ６０２から出力された２００
００００ｈ、“３″であったなら分岐アドレス格納用メ
モリ６０３がら出力された３００００００ｈをプログラ
ムカウンタ１００に出力する。それ以外のデータが与え
られた場合は、インクリメンタ１５０がら出力されたア
ドレスをプログラムカウンタ１００に出力する。
〔実施例２〕
本発明の第２の実施例を第２図に示す。
第２図において、１００はプログラムカウンタ、１５０
はプログラムカウンタ１００のインクリメンタ、１６０
はプログラムカウンタ１００がらの出力と分岐アドレス
格納用連想メモリ６０１がらの出力を加算する加算器、
１７０はプログラムカウンタ１００からの出力と分岐ア
ドレス格納用連想メモリ６０２からの出力を加算する加
算器、１８０はプログラムカウンタ１００からの出力と
分岐アドレス格納用連想メモリ６０３がらの出力を加算
する加算器、２００は命令格納用メモリ、３２０は命令
格納用メモリ２００がら出力された命令をデコーダする
命令デコーダ、５１０は命令デコーダ３２０からのデコ
ード出力に従って加算器１６０からの出力、加算器１７
０からの出力、加算器１８０からの出力あるいはインク
リメンタ１５０からの出力かを選択する選択回路、６０
１゜６０２．６０３は少なくとも１組のキーデータ格納
部とキーデータ格納部に対応するデータメモリ格納部分
とを有する分岐アドレス格納用連想メモリである。
はプログラムカウンタ１００のインクリメンタ、１６０
はプログラムカウンタ１００がらの出力と分岐アドレス
格納用連想メモリ６０１がらの出力を加算する加算器、
１７０はプログラムカウンタ１００からの出力と分岐ア
ドレス格納用連想メモリ６０２からの出力を加算する加
算器、１８０はプログラムカウンタ１００からの出力と
分岐アドレス格納用連想メモリ６０３がらの出力を加算
する加算器、２００は命令格納用メモリ、３２０は命令
格納用メモリ２００がら出力された命令をデコーダする
命令デコーダ、５１０は命令デコーダ３２０からのデコ
ード出力に従って加算器１６０からの出力、加算器１７
０からの出力、加算器１８０からの出力あるいはインク
リメンタ１５０からの出力かを選択する選択回路、６０
１゜６０２．６０３は少なくとも１組のキーデータ格納
部とキーデータ格納部に対応するデータメモリ格納部分
とを有する分岐アドレス格納用連想メモリである。
命令格納用メモリ２００には第８図に示すような命令が
、また分岐アドレス格納用連想メモリ６０１．６０２．
６０３にはそれぞれ第９図、第１０図、第１１図に示す
ようなデータが格納されているとする。第８図において
、“ｏｎ（ｋ）”とはＦＯＲＴＲＡＮ（７） ’ｏｎ （ｋ）分岐先１１分岐先２１分岐先３゛の文と
同様である。
、また分岐アドレス格納用連想メモリ６０１．６０２．
６０３にはそれぞれ第９図、第１０図、第１１図に示す
ようなデータが格納されているとする。第８図において
、“ｏｎ（ｋ）”とはＦＯＲＴＲＡＮ（７） ’ｏｎ （ｋ）分岐先１１分岐先２１分岐先３゛の文と
同様である。
プログラムカウンタの値が１０の時、命令格納用メモリ
２００から出力された命令は命令デコーダ３２０でデコ
ードされる。これと同時に分岐アドレス格納用連想メモ
リ６０１，６０２．６０３では、プログラムカウンタの
値（１０）をキーとしてそれぞれ検索し、分岐アドレス
１００ｈ、分岐アドレス２００ｈ、分岐アドレス３００
ｈをそれぞれ加算器１６０．加算器１７０．加算器１８
０に出力する。加算器１６０では、分岐アドレス格納用
メモリ６０１からの出力とプログラムカウンタ１００か
らの出力を加算して選択回路５１０に出力する。加算器
１７０．加算器１８０でも同様である。
２００から出力された命令は命令デコーダ３２０でデコ
ードされる。これと同時に分岐アドレス格納用連想メモ
リ６０１，６０２．６０３では、プログラムカウンタの
値（１０）をキーとしてそれぞれ検索し、分岐アドレス
１００ｈ、分岐アドレス２００ｈ、分岐アドレス３００
ｈをそれぞれ加算器１６０．加算器１７０．加算器１８
０に出力する。加算器１６０では、分岐アドレス格納用
メモリ６０１からの出力とプログラムカウンタ１００か
らの出力を加算して選択回路５１０に出力する。加算器
１７０．加算器１８０でも同様である。
選択回路５１０では、命令デコーダ３２０から与えられ
るデータに従って、加算器１６０からの出力、加算器１
７０からの出力、加算器１８０からの出力あるいはイン
クリメンタ１５０からの出力のいずれかをプログラムカ
ウンタ１００に出力する。
るデータに従って、加算器１６０からの出力、加算器１
７０からの出力、加算器１８０からの出力あるいはイン
クリメンタ１５０からの出力のいずれかをプログラムカ
ウンタ１００に出力する。
つまり、命令をデコーダ３２０から与えられるデータが
１′′てあったなら加算器１６０がら出力された１１０
ｈ、” ２ ”であったなら加算器１７０から出力され
た２１０ｈ、“′３”であったな１ 〇 − ら加算器１８０から出力された３ １０ ｈをプログラ
ムカウンタ１００に出力する。それ以外のデータが与え
られた場合は、インクリメンタ１５０がら出力されたア
ドレスをプログラムカウンタ１００に出力する。
１′′てあったなら加算器１６０がら出力された１１０
ｈ、” ２ ”であったなら加算器１７０から出力され
た２１０ｈ、“′３”であったな１ 〇 − ら加算器１８０から出力された３ １０ ｈをプログラ
ムカウンタ１００に出力する。それ以外のデータが与え
られた場合は、インクリメンタ１５０がら出力されたア
ドレスをプログラムカウンタ１００に出力する。
以上の述べたように本発明は、分岐アドレス格納連想メ
モリを複数設けることにより、多方向への分岐命令を一
命令ザイクルで実現することができる。このことによっ
て、マイクロプロセッサの処理効率を著しく増加させる
ことができる。さらに、高級言語とのセマンテックギャ
ップを著しく減少させることができる。
モリを複数設けることにより、多方向への分岐命令を一
命令ザイクルで実現することができる。このことによっ
て、マイクロプロセッサの処理効率を著しく増加させる
ことができる。さらに、高級言語とのセマンテックギャ
ップを著しく減少させることができる。
また、従来１命令中の分岐アドレス値を保持させていた
ビット部分には他のサブ命令を指定することができるた
め、その分処理効率を上げることができる。さらに、分
岐アドレス格納用メモリの容量は、分岐命令の分岐先数
の総和だけあれば充分である。
ビット部分には他のサブ命令を指定することができるた
め、その分処理効率を上げることができる。さらに、分
岐アドレス格納用メモリの容量は、分岐命令の分岐先数
の総和だけあれば充分である。
第１図は本発明の第］の実施例を示すフロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来例を示すフロック図、第４１図と第８図は命令格納
用メモリ内の命令の一例を示す図、第５図、第６図、第
７図、第９図、第１０図、第１１図は分岐アドレス格納
用連想メモリ内のデータ例を示す図、第］２図、第１３
図は従来のプログラム例を示す図である。 １００・・・プログラムカウンタ、】５０・・インクリ
メンタ、１６０，１．７０，１８０・・・加算器、２０
０・・・命令格納用メモリ、３００，３２０・・命令デ
コータ、４００・・・フラグ、５００．５１０・・・選
択回路、６０１，６０２，６０３・・分岐アドレス格納
用連想メモリ。
図は本発明の第２の実施例を示すブロック図、第３図は
従来例を示すフロック図、第４１図と第８図は命令格納
用メモリ内の命令の一例を示す図、第５図、第６図、第
７図、第９図、第１０図、第１１図は分岐アドレス格納
用連想メモリ内のデータ例を示す図、第］２図、第１３
図は従来のプログラム例を示す図である。 １００・・・プログラムカウンタ、】５０・・インクリ
メンタ、１６０，１．７０，１８０・・・加算器、２０
０・・・命令格納用メモリ、３００，３２０・・命令デ
コータ、４００・・・フラグ、５００．５１０・・・選
択回路、６０１，６０２，６０３・・分岐アドレス格納
用連想メモリ。
Claims (1)
- 【特許請求の範囲】 命令格納用メモリと、命令デコーダと、プログラムカウ
ンタと、少なくとも１組のキーデータ格納部と前記キー
データ格納部に対応するデータメモリ格納部分とを有す
る複数個の連想メモリとを含み、 前記プログラムカウンタの出力をキーとする前記各連想
メモリからの複数の出力の内の１つまたは前記プログラ
ムカウンタの歩進出力を前記命令デコーダからの出力値
によって選択し分岐命令の分岐先として前記命令格納メ
モリに供給するようにしたことを特徴とする数値演算処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21226889A JPH0375932A (ja) | 1989-08-18 | 1989-08-18 | 数値演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21226889A JPH0375932A (ja) | 1989-08-18 | 1989-08-18 | 数値演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0375932A true JPH0375932A (ja) | 1991-03-29 |
Family
ID=16619774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21226889A Pending JPH0375932A (ja) | 1989-08-18 | 1989-08-18 | 数値演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0375932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334184B1 (en) | 1998-03-24 | 2001-12-25 | International Business Machines Corporation | Processor and method of fetching an instruction that select one of a plurality of decoded fetch addresses generated in parallel to form a memory request |
-
1989
- 1989-08-18 JP JP21226889A patent/JPH0375932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334184B1 (en) | 1998-03-24 | 2001-12-25 | International Business Machines Corporation | Processor and method of fetching an instruction that select one of a plurality of decoded fetch addresses generated in parallel to form a memory request |
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