JPH0374420B2 - - Google Patents

Info

Publication number
JPH0374420B2
JPH0374420B2 JP9116284A JP9116284A JPH0374420B2 JP H0374420 B2 JPH0374420 B2 JP H0374420B2 JP 9116284 A JP9116284 A JP 9116284A JP 9116284 A JP9116284 A JP 9116284A JP H0374420 B2 JPH0374420 B2 JP H0374420B2
Authority
JP
Japan
Prior art keywords
sequence
digital
reference element
digital input
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP9116284A
Other languages
English (en)
Other versions
JPS6063644A (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Publication of JPS6063644A publication Critical patent/JPS6063644A/ja
Publication of JPH0374420B2 publication Critical patent/JPH0374420B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デイジタル装置の動作のモデリング
方法及び装置に関し、更に詳細には、複雑な回路
及びシステムのテスト及び開発に使用する複雑な
大規模集積回路（LSI）または超大規模集積回路
（VLSI）の動作のモデリング方法及び装置に関す
る。また、本発明は、LSIまたはVLSIの動作特
性を精密にシミユレートしなければならない場合
において、プログラム制御のもとでインストラク
シヨンを実行し得る装置を含むデイジタル回路及
びシステムのテスト及び論理シミユレーシヨンに
関する。
〔従来技術〕
装置の論理シミユレーシヨンモデルは、通常動
作において装置の論理及びタイミング動作を精密
に模擬する診断ツールである。このようなモデル
の目的は、上記装置を含む演算デイジタルシステ
ムの論理及びタイミングを変化することである。
論理シミユレーシヨンモデルにおいて、内部動作
及び内部構造は、シミユレートされる実際の装置
のそれらに類似していなくてもよい。ただ、外見
から見た動作が、モデル化される実際の装置の動
作に類似していなければならないだけである。
通常の論理シミユレーシヨンモデルはソフトウ
エアで実施されていた。このソフトウエア論理シ
ミユレーシヨンモデルには、２つの種類、すなわ
ち構造モデルと動作モデルとがある。構造モデル
は、装置の実際の内部論理構造を模擬するもの
で、それにより機能動作を知ることができる。動
作モデルは、単に外見の論理及びタイミング動作
を模擬するだけである。
複雑な装置のソフトウエアモデルは多くの欠点
を有している。第１に、これらは比較的高価で、
開発するのに時間がかかる。また、精密なモデル
を設計するには、装置の仕様書を集めるとともに
十分に理解しなければならない。しかし、装置の
製造業者はこのような詳細を開示するのを一般に
きらうので、そのようにすることにはかなりの限
界がある。さらに、装置をモデリングするのに要
する仕様書は、通常、装置の代表的なユーザに関
係した仕様書よりはるかに詳細に示されていなけ
ればならない。
また、ソフトウエアシミユレーシヨンモデル
は、装置の機能をシミユレートするのに要する計
算量が膨大だと、時間がかかつてしまう。代表的
には、外部構成素子をシユミレートするのに要す
る計算量は、複雑な装置自身をシミユレートする
のに要する計算量に較べれば問題にならない。す
なわち、ソフトウエアシミユレーシヨンモデル
は、実用する場合、時間がかかり過ぎてしまうこ
とがしばしばある。
従来、物理的装置を使用してリアルタイムでダ
イナミツクデイジタル装置の動作をシミユレート
するのに利用し得るツールは、少ししかなかつ
た。診断ツールとしては、たとえばカルフオルニ
ア州、サンタクララのインテルコーポレーシヨン
製のインサーキツト・エミユレータ（ICE）等、
いくつか知られている。このインサーキツト・エ
ミユレータは、動作中、たとえばドライブアイド
ル状態においてはつきり定義された時点で停止し
かつマイクロプロセツサ装置をサイクルさせる装
置を有している。しかし、これは、システムの通
常動作において装置をリセツトする能力はない。
複雑なデイジタル装置の密度がさらに高くなる
と、開発コスト、モデル精度、高速でシユミレー
トするための要件等を含むシミユレーシヨンの問
題点は、増々深刻になつてくる。従つて、更に大
きいとシステムを開発しかつテストのに使用する
複雑なデイジタル装置、特にダイナミツクデイジ
タル装置の動作をシミユレートするための診断ツ
ールが必要になる。このツールは、適切な情報を
少ししか必要とせず、かつ既知の良好な装置を使
用して、開発またはテストするシステムをシミユ
レートすることができるものである。
〔発明の概要〕
本発明によるシミユレーシヨンモデルは、デー
タまたは蓄積した機能のロスを避けるように、通
常の動作速度で物理的装置を制御する装置と、モ
デル化すべき物理的装置との組合せから成つてい
る。すなわち、モデル化すべき物理的装置は、マ
イクロシステムシミユレーシヨン装置に接続し、
このシミユレーシヨン装置は、様々な種類の外部
装置を受け入れることができ、かつ物理的装置を
シミユレートするのに必要な論理回路及び制御装
置を含んでおり、その結果生ずる動作は外部制御
のもとで観測することができる。データ及び論理
状態パターンは物理的装置の始動、停止、循環及
びリセツトを有効に制御することにより与えられ
る。
実施例では、モデル化される装置、たとえばマ
イクロプロセツサ回路のようなダイナミツクデイ
ジタル回路の既知の良好な物理的サンプルを、テ
ストすべきデイジタルシステムに接続して使用し
ている。このシステムは、システムの周囲におい
て、テストすべき他のデイジタル回路を含んでい
る。ここで基準素子と呼称している物理的サンプ
ルは、パーソナリテイモジユールとしてここでは
示されている装置を介して、シミユレーシヨンジ
グとして示されている装置に接続している。パー
ソナリテイモジユールの目的は、シミユレーシヨ
ンジグに対して、特定の基準素子をインターフエ
イスする電気的及び物理的構成を与えることであ
る。シミユレーシヨンジグは、ここで論理的シミ
ユレータとして示されるコンピユータ制御システ
ムに接続して、適当な入力信号を供給し、かつ基
準素子がソフトウエアモデルかまたはハードウエ
アモデルであるかをユーザが知つていなくてもよ
いように、その結果生じた出力信号をサンプルす
る。従つて、シミユレーシヨンライブラリのユー
ザは、タイプを考慮することなくソフトウエアモ
デルを有する装置と、物理的モデルを有する装置
とを混合することができる。
本発明では、最初の入力パターンはあらかじめ
計算されてメモリに記憶されている。入力パター
ンは、基準素子に対してある時間（たとえば、ク
ロツクエツジ）に与えられるビツトと並列パター
ンである。基準素子は、最初に試される前に、先
ずリセツトされる、すなわち予め選定した状態に
戻される。基準素子は、その後いつでも、その予
め選定した状態に戻すことができる。最初ないし
第１の入力パターンは第１の「シーケンス」と呼
ぶことができる。この第１の入力パターンは、通
常、上記のメモリからフエツチされて基準素子に
与えられ、基準素子にその出力パターンを生じさ
せる。第１の入力パターンから生じた出力値は第
１の出力パターンと呼ばれる。それから、基準素
子からの第１の出力パターンは記憶される。この
第１の出力パターンを用いて、論理シミユレータ
が第２の入力パターン演算し、その第２の入力パ
ターンは第１の入力パターンとともにメモリに記
憶され、それにより第２のシーケンスが生成され
る。このように第２のシーケンスは第１および第
２の入力パターンから成つている。基準素子は、
入力パターンの第２のシーケンスを受けるため、
リセツトされる。それから、入力パターンの第２
のシーケンスは、第１および第２の入力パターン
を予定のレートで基準素子に順次付与することに
よつて、基準素子にプレイバツクされる。入力パ
ターンの第２のシーケンスがその終りまで基準素
子にプレイバツクされた後、基準素子の出力値で
ある第２の出力パターンがサンプリングされる。
その結果の値を用いて、本発明による論理シユミ
レータは、次の入力パターンをオフラインで計算
し、この計算した次の入力パターンを、前に記憶
した入力パターンのシーケンスの終わりにそれに
続けて記憶し、かつ、リセツト信号ラインを作動
させるかまたはリセツトパターンシーケンスを基
準素子に与えることによつて基準素子をリセツト
し、新しいシーケンスには１つの入力パターン付
加して入力パターンのシーケンスの繰り返しをし
ている。
従つて、本発明による論理シミユレータは、基
準状態すなわちリセツト状態から各繰り返しシー
ケンスを開始することにより、基準素子の状態
は、シーケンスの繰り返えしによつてアドバンス
する。
リセツト信号またはリセツトパターンシーケン
スを使用することにより、各クロツクサイクルで
基準素子を停止させることなく、基準素子のタイ
ミング要件を満たしよつて論理シミユレータは、
都合のよい非実時間レートでレスポンスを計算す
ることができる。
以上のように、本発明によるシミユレーシヨン
モデルは、システムの非実時間シミユレーシヨン
を可能にし、この非実時間シミユレーシヨンは、
システムの選択されたハードウエア基準素子の実
時間特性を与える一方、デイジタルシステムにお
ける他の装置に対してソフトウエアモデルを使用
できるようにするのに重要であり、またこれによ
り、開発またはテスト下にあるシステムの各素子
の複雑な数学的モデルを発生しなくてもすむ。
〔実施例〕
以下、添付の図面に基づいて、本発明の実施例
について説明する。
第１図は、メインバス１６に接続した汎用中央
処理装置（CPU）１８を有する汎用デイジタル
コンピユータ内に配置されたシミユレーシヨンシ
ステム１０を示している。シミユレーシヨンシス
テム１０は、メインバス１６に接続したメモリ装
置２０と入力／出力装置（Ｉ／Ｏ）２２を含んで
いる。制御端末装置２４とマスメモリ２６は、
Ｉ／Ｏ２２を介してメインバス１６に接続してい
る。完全にソフトウエアをベースにしたシミユレ
ーシヨンは他のハードウエアを必要としないが、
本発明では、第１シミユレーシヨンジグ（DSJ1）
１２及び／または第２シミユレーシヨンジグ
（DSJ2）１４をメインバス１６に接続している。
シミユレーシヨンジグ１２，１４の機能について
は第３図を参照して説明する。
第２図は、シミユレーシヨンシステム１０のソ
フトウエアがどのようにメモリ２０のメモリマツ
プ２８において構成されているかを示している。
コンピユータシステム制御プログラム３０は、メ
モリ２０の第１メモリアドレススペースに記憶さ
れている。システムシミユレーシヨンプログラム
３２は、第２アドレススペースにおいてオブジエ
クトコードとして記憶されている。システムシミ
ユレーシヨンプログラム用のワーキングデータ値
を含むシミユレータベースは、メモリアドレスス
ペース４０にオンライン記憶されている。また、
メモリアドレススペース４０は、マスメモリ２６
からのシミユレーシヨンプログラムに必要なデー
タを記憶するのにも使用される。
第３図は、入力パターンレジスタ５２を介して
基準素子４２へ入力パターンを与えるシミユレー
シヨンジグ１２の動作を示している。（なお、不
必要に複雑にならないように、制御信号ラインの
多くは省略している）。あらかじめ選択可能な形
状、クロツクレート、及び相対的位相関係を有す
る１つまたは複数のクロツク信号は、クロツク５
６によりクロツクライン５７，５９，６１を介し
てパーソナリテイモジユール４６、入力パターン
レジスタ５２及び出力レジスタ６４にそれぞれ送
られる。パーソナリテイモジユール４６は、信号
レベル整合を行ないかつ汎用シミユレーシヨンジ
グ１２用の適当なソケツトを提供するインターフ
エイス装置である。シミユレーシヨンジグ１２
は、入力信号セツトをクロツク５６に同期して基
準素子４２に送る。この入力信号は、論理シーケ
ンスで、定義された入力信号パターン全セツトを
含む入力パターンメモリ５０に記憶された値を表
わしている。入力パターンメモリ５０は、選択さ
れたメモリ素子の種類に適した制御ライン及びポ
ートを有するシリアルまたはランダムアクセスメ
モリデイバイスである。
各クロツクエツジ前の固定時間において、シミ
ユレーシヨンジグ１２の入力パターンレジスタ５
２は、ライン６３を介して各定義入力値セツトを
基準素子４２へ送る。基準素子４２は、あたかも
それが定義入力信号パターンに応じてリアルタイ
ム状態で動作しているかのように出力信号を発生
する。しかし、この出力信号は、１シーケンスに
おける利用可能な全入力パターンが基準素子４２
に送られるまで、データ回復素子（リカバリエレ
メント）、すなわち出力レジスタ６４によつて無
視される。最終入力パターンが基準素子４２に送
られた後、クロツクは停止する。その後、基準素
子４２の出力の最大特定遅延より長いインターバ
ルが続く。そこで、出力値はサンプルされ出力レ
ジスタ６４に記憶される。その後バスバツフア及
び制御装置１５とメインバス１６とを介してシミ
ユレーシヨンジグ１２に接続したシミユレータシ
ステム１０（第１図）は、基準素子４２の各出力
の状態を検査する。この状態は、出力レジスタ６
４の値によつて明らかにされる。その後、シミユ
レータシステム１０は、シミユレータデータベー
ス４０のシミユレートされた出力を、対応する入
力推移の後に特定の遅延時間で変化するようスケ
ジユールする。各出力の特定の遅延時間は、変化
を生ずる入力の恒等式（identity）及び変化する
出力の恒等式の関数である。なお、これは、製造
業者により指定されているような最小及び最大遅
延間のどのような時間値に設定してもよく、かつ
基準素子４２に相当する装置の説明において明示
されたパラメータである。（経験から、開発下に
ある設計におけるタイミングエラーのほとんどを
明らかにするため、最大遅延時間が選択されてい
る）。
基準素子４２からの、シミユレートされた出力
信号に関するスケジユールをセツトアツプした本
発明のシミユレータシステム１０は、次のシミユ
レートされたクロツクエツジが発生するまで、他
の必要な値を計算しかつシミユレートされた時間
をアドバンスすることにより、シミユレータデー
タベース４０の状態をアドバンスするように動作
する。その後、シミユレーシヨンシステム１０
は、基準素子４２に関して定義されたシミユレー
ト入力信号の瞬時値を記憶し、かつ入力パターン
メモリ５０の次の場所にこれらを記憶する。その
後、シミユレーシヨンシステムは、１つまたは複
数の接続ライン６３を介して基準素子４２に送ら
れるリセツトパターンシーケンスまたはリセツト
信号を発生し、かつ全パターンを通じて循環する
プロセスを繰返すよう基準素子を準備する。その
後、新たに計算されたパターンを含む全定義入力
信号パターンセツトは、入力信号に関するあらか
じめ定められた時間公差内でパーソナリテイモジ
ユール４６を介して基準素子４２へ順々に送られ
る。このプロセスは、シミユレーシヨンの全作業
を実施し、基準素子４２へ供給されるシーケンス
の全定義パターンが入力パターンのクロツクレー
トで実施されるまで、繰返される。この定義パタ
ーンにおけるステツプ数は、シミユレーシヨンシ
ステム１０のクロツクにおける各アドバンスに対
して通常１クロツクサイクルずつインクリメント
される。
本発明による装置は、基準素子４２のリセツト
に続く有限時間内で生ずる有限数のサイクルだけ
をシミユレートすることに限定されている。この
限定は、入力パターンメモリ５０が定義により有
限容量しか有していないということによるもので
ある。従つて、シユミレートされるサイクルの数
は、シミユレーシヨンジグ１２のメモリ５０の大
きさの関数となつている。なお、シミユレーシヨ
ンを無限に延長するためのいくつかの方法があ
る。このような方法の１つとして、入力パターン
メモリ５０に付加パターンを再記憶させる一方、
単一の入力パターン（すなわちアイドルパター
ン）にループするものがある。
本発明を様々に応用し得ることは、当分野にお
ける当業者には明らかであろう。たとえば、基準
素子４２に関するクロツクレートは、本発明によ
るリセツト機能が働くから、基準素子４２の論理
的動作を示す仕様書内から都合のよいものを選択
すればよい。従つて、シミユレーシヨンジグ１２
の実際のクロツクレートは、入力パターンメモリ
５０のアクセスタイムまたはシミユレーシヨンジ
グ１２の他の制約によつて決まる値に設定され
る。また、シミユレーシヨンクロツクレート、す
なわちシステムシミユレーシヨンに関するクロツ
クレートは、基準素子４２のクロツクレートとは
異なつている。
多くの集積回路装置は、３状態バスに接続する
端子を有している。本発明では、このような端子
は、入力パターンレジスタ５２と基準素子４２自
身とを介して駆動される。これら端子は、また出
力レジスタ６４によつてサンプルされる。
ドライバコンフリクトは、ある一定の場合に生
ずる。このドライバコンフリクトを避けるため、
入力パターンメモリ５０は、高インピーダンスを
表わすビツトを有している。基準素子４２に接続
したシミユレートされる回路網が、特定の基準素
子端子を駆動していないのならば、シミユレーシ
ヨンジグ１２の制御装置は、高インピーダンスを
示すように、対応する入力パターンビツトをセツ
トする。同様に、シミユレーシヨンジグ１２は、
基準素子４２の各入力／出力端子の状態をいつで
も、または全クロツクエツジにおいて検知する回
路を使用している。パーソナリテイモジユール４
６と出力レジスタ６４との間の高インピーダンス
データ６０は、これら目的のために使用される。
基準素子として使用される装置の特性により、
入力パターンに必要な記憶量を減少することがで
きる。たとえば、入力パターン反復性である場
合、この目的のため、反復される入力パターンを
一度だけ記憶する装置や、複数の反復を記憶しか
つ記憶された反復回数だけ、または無限に入力パ
ターンを実施するようなシステムに指令する装置
を使用すればよい。
入力パターンシーケンスの終了は、各入力パタ
ーンの部分としての停止ビツトにより表わされ
る。この停止ビツトはシミユレーシヨンを制御す
るシステムによつてのみ読出し可能である。たと
えば、シミユレーシヨンジグ１２は、デイジタル
インストラクシヨンをパーソナリテイモジユール
４６に送ることによりこのモジユール４６を作動
し、入力パターンメモリ５０の表示されたスター
テイングアドレスで開始しかつ停止ビツトセツト
を有する第１セツトパターンで終了する定義入力
パターンシーケンスを供給する。
また、シミユレーシヨンシステムの応用は、他
にも考えられる。たとえば、単一のシミユレーシ
ヨンジグ１２に、１つ、２つまたはさらに多くの
パーソナリテイモジユールを調整し、共同利用方
式で複数の基準素子を処理する装置を設けること
もできる。第３図に示すように、この構成は、入
力パターンメモリ５０からの定義入力パターンを
受信しかつ定義入力パターンを第２パーソナリテ
イモジユール４８の第２基準素子４４へ供給する
ように接続した第２入力パターンレジスタ５４の
形式をとつている。第２の高インピーダンスデコ
ーダ６２は、第２パーソナリテイモジユール４８
と第２出力レジスタ６６間に設けられ、このレジ
スタ６６は、シミユレーシヨンシステム１０のバ
ースバツフア及び制御装置１５に接続している。
さらに、シミユレーシヨンシステム１０に、複数
のシミユレーシヨンジグ１２，１４をメインバス
に接続する装置を設けることもできる。またシミ
ユレーシヨンジグ１２，１４は、ボツクプレイン
部材、たとえばいくつかの基準素子を各マルチバ
スボードに配置したインテル社のマルチバスイン
ターフエイス規格に基づいたバツクプレイン部材
に設けられた装置のライブラリとして動作するこ
ともできる。
以上のように、実施例に基づいて、本発明を説
明してきたが、本発明者はこれら実施例に限定さ
れない。たとえば、シミユレーシヨンシステム
は、ハードウエア説明及びソフトウエア設計をデ
バツグする際、ユーザに有効な情報を与えること
ができる高度に開発された装置として構成しても
よい。また、物理的装置をシミユレーシヨンシス
テムに接続してグラフイツク及びタイミング図表
を発生するようにしてもよいし、シミユレーシヨ
ンシステムをユーザの要求に応じて構成すること
もできる。
【図面の簡単な説明】
第１図は本発明によるシミユレーシヨンモデリ
ング装置を備えたシミユレーシヨンシステムのブ
ロツク図、第２図はコンピユータ制御シユミレー
シヨンシステムのメモリマツプ、第３図は本発明
に従つて動作するマイクロシステムシミユレーシ
ヨンジグのブロツク図である。 １０……シミユレーシヨンシステム、１２，１
４……シミユレーシヨンジグ、１６……メインバ
ス、１８……汎用CPU、２０……メモリ、２２
……入力／出力装置、２４……端末装置、２６…
…マスメモリ、２８……メモリマツプ、４６，４
８……パーソナリテイモジユール、４２，４４…
…基準素子、５０……入力パターンメモリ、５
２，５４……入力パターンレジスタ、５６，５８
……クロツク、６０，６２……高インピーダンス
デコーダ、６４，６６……出力レジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 複雑なデイジタル装置のモデルへの入力とし
    てデイジタル入力パターンを生じるシミユレーシ
    ヨン装置の内部において、前記複雑なデイジタル
    装置の動作のモデリングをする方法であつて、 (a) 前記シミユレーシヨン装置から前記デイジタ
    ル入力パターンが生じるレートとは異なるクロ
    ツクレートで、前記デイジタル入力パターンの
    第１のシーケンスを、前記複雑なデイジタル装
    置の物理的資料たる基準素子に対してデイジタ
    ル出力パターンを生じさせるように与える過程
    と、 (b) 前記複雑なデイジタル装置に前記デイジタル
    入力パターンの前記第１のシーケンスが与えら
    れた後で、前記デイジタル出力パターンをサン
    プリングする過程と、 (c) 前記デイジタル出力パターンに応じて前記シ
    ミユレーシヨン装置から前記デイジタル入力パ
    ターンの次のものの発生を許容する過程と、 (d) 前記デイジタル入力パターンの第２のシーケ
    ンスの生成のため、前記デイジタル入力パター
    ンの第１のシーケンスに引き続いて前記デイジ
    タル入力パターンの前記次のものを記憶する過
    程と、 (e) 前記シミユレーシヨン装置の動作とは独立に
    前記基準素子をリセツトする過程と、 (f) 前記第２のシーケンスを前記第１のシーケン
    スの代わりに用いて過程(a)から過程(e)までを繰
    り返す過程と から成るデイジタル装置の動作のモデリング方
    法。 ２ 特許請求の範囲第１項記載の方法において、
    リセツトする過程(e)は、基準素子のリセツト信号
    ラインを駆動する過程から成ることを特徴とする
    モデリング方法。 ３ 特許請求の範囲第１項記載の方法において、
    リセツトする過程(e)は、基準素子への信号パター
    ンのあらかじめ選択されたパターンまたはシーケ
    ンスのプリセツトを含むことを特徴とするモデリ
    ング方法。 ４ 特許請求の範囲第１項記載の方法において、
    基準素子の出力端子の高インピーダンス状態を検
    出する過程を有していることを特徴とするモデリ
    ング方法。 ５ 特許請求の範囲第１項記載の方法において、
    基準素子は共同利用入力／出力端子を含み、かつ
    上記方法は前記共同利用入力／出力端子の全信号
    値を検知する過程を有していることを特徴とする
    モデリング方法。 ６ 複雑なデイジタル装置のモデルへの入力とし
    てデイジタル入力パターンを生じるシミユレーシ
    ヨン装置の内部において、前記複雑なデイジタル
    装置の動作のモデリングをする方法であつて、 (a) 前記デイジタル入力パターンの第１のシーケ
    ンスを、前記複雑なデイジタル装置の物理的資
    料たる基準素子に対してデイジタル出力パター
    ンを生じさせるように与える過程と、 (b) 前記複雑なデイジタル装置に前記デイジタル
    入力パターンの前記第１のシーケンスが与えら
    れた後で、かつ、前記デイジタル出力パターン
    における変化のための所定の最大遅延より大き
    い遅延の後で、前記デイジタル出力パターンを
    サンプリングする過程と、 (c) 前記デイジタル出力パターンに応じて前記シ
    ミユレーシヨン装置から前記デイジタル入力パ
    ターンの次のものの発生を許容する過程と、 (d) 前記デイジタル入力パターンの第２のシーケ
    ンスの生成のため、前記デイジタル入力パター
    ンの前記第１のシーケンスに引き続いて前記デ
    イジタル入力パターンの前記次のものを記憶す
    る過程と、 (e) 前記シミユレーシヨン装置の動作とは独立に
    前記基準素子をリセツトする過程と、 (f) 前記第２のシーケンスを前記第１のシーケン
    スの代わりに用いて過程(a)から過程(e)までを繰
    り返す過程と から成るデイジタル装置の動作のモデリング方
    法。 ７ 特許請求の範囲第６項記載の方法において、
    リセツトする過程(e)は、基準素子のリセツト信号
    ラインを駆動する過程から成ることを特徴とする
    モデリング方法。 ８ 特許請求の範囲第６項記載の方法において、
    リセツトする過程(e)は、基準素子への信号パター
    ンのあらかじめ選択されたパターンまたはシーケ
    ンスのプリセツトを含むことを特徴とするモデリ
    ング方法。 ９ 複雑なデイジタル装置のモデルへの入力とし
    てデイジタル入力パターンを生じるシミユレーシ
    ヨン装置の内部において、前記複雑なデイジタル
    装置の動作のモデリングをする方法であつて、 (a) 前記デイジタル入力パターンの第１のシーケ
    ンスを、前記複雑なデイジタル装置の物理的資
    料たる基準素子に対してデイジタル出力パター
    ンを生じさせるように与える過程と、 (b) 前記複雑なデイジタル装置に前記デイジタル
    入力パターンの前記第１のシーケンスが与えら
    れた後で、前記デイジタル出力パターンをサン
    プリングする過程と、 (c) 前記デイジタル出力パターンに応じて前記シ
    ミユレーシヨン装置から前記デイジタル入力パ
    ターンの次のものの発生を許容する過程と、 (d) 前記デイジタル入力パターンの第２のシーケ
    ンスの生成のため、前記デイジタル入力パター
    ンの前記第１のシーケンスに引き続いて前記デ
    イジタル入力パターンの前記次のものを記憶す
    る過程と、 (e) デイジタル入力パターンのシーケンスの全体
    に対しての前記基準素子の応答なくして所与の
    デイジタル出力パターンを生じるように、前記
    シミユレーシヨン装置の動作とは独立して、入
    力パターンの予定のシーケンスに応じて前記基
    準素子を所定の値に戻す過程と、 (f) 前記第２のシーケンスを前記第１のシーケン
    スの代わりに用いて過程(a)から過程(e)までを繰
    り返す過程と から成るデイジタル装置の動作のモデリング方
    法。 １０ 特許請求の範囲第９項記載の方法におい
    て、リセツトする過程(e)は、基準素子のリセツト
    信号ラインを駆動する過程から成ることを特徴と
    するモデリング方法。 １１ 特許請求の範囲第９項記載の方法におい
    て、リセツトする過程(e)は、基準素子への信号パ
    ターンのあらかじめ選択されたパターンまたはシ
    ーケンスのプリセツトを含むことを特徴とするモ
    デリング方法。 １２ 複雑なデイジタル装置のモデルへの入力と
    してデイジタル入力パターンを生じるシミユレー
    シヨン装置の内部において、前記複雑なデイジタ
    ル装置の動作のモデリングをする方法であつて、 (a) 与える過程(b)の前に、デイジタル入力パター
    ンの第１のシーケンスを予め記憶する過程と、 (b) 前記デイジタル入力パターンの第１のシーケ
    ンスを、前記複雑なデイジタル装置の物理的資
    料たる基準素子に対してデイジタル出力パター
    ンを生じさせるように与える過程と、 (c) 前記複雑なデイジタル装置に前記デイジタル
    入力パターンの前記第１のシーケンスが与えら
    れた後で、前記デイジタル出力パターンをサン
    プリングする過程と、 (d) 前記デイジタル出力パターンに応じて前記シ
    ミユレーシヨン装置から前記デイジタル入力パ
    ターンの次のものの発生を許容する過程と、 (e) 前記デイジタル入力パターンの第２のシーケ
    ンスの生成のため、前記デイジタル入力パター
    ンの第１のシーケンスに引き続いて前記デイジ
    タル入力パターンの前記次のものを記憶する過
    程と、 (f) 前記シミユレーシヨン装置の動作とは独立に
    前記基準素子をリセツトする過程と、 (g) 前記第２のシーケンスを前記第１のシーケン
    スの代わりに用いて過程(a)から過程(f)までを繰
    り返す過程と から成るデイジタル装置の動作のモデリング方
    法。 １３ 特許請求の範囲第１２項記載の方法におい
    て、単一セグメントとして入力パターンのシーケ
    ンスの反復部分を予め記憶する過程を有している
    ことを特徴とするモデリング方法。 １４ 特許請求の範囲第１２項記載の方法におい
    て、リセツトする過程(f)は、基準素子のリセツト
    信号ラインを駆動する過程から成ることを特徴と
    するモデリング方法。 １５ 特許請求の範囲第１２項記載の方法におい
    て、リセツトする過程(f)は、基準素子への信号パ
    ターンのあらかじめ選択されたパターンまたはシ
    ーケンスのプリセツトを含むことを特徴とするモ
    デリング方法。 １６ シミユレーシヨン装置内で用いられ、その
    シミユレーシヨン装置の内部において少なくとも
    １つの複雑なデイジタル装置の動作のモデリング
    をする装置であつて、 前記複雑なデイジタル装置の物理的資料たる基
    準素子への入力信号として用いるため、デイジタ
    ル入力パターンのシーケンスにおいて少くとも１
    つのデイジタル入力パターンを記憶する記憶手段
    と、 前記入力信号を受けるように前記基準素子を電
    気的に結合する基準素子結合手段と、 前記シミユレーシヨン装置の動作とは独立に、
    前記基準素子のクロツキングを制御するため、前
    記基準素子結合手段に電気的に結合される手段
    と、 前記基準素子結合手段に電気的に結合され、前
    記基準素子に前記デイジタル入力パターンの前記
    シーケンスを与える付与手段にして、前記基準素
    子に前記デイジタル入力パターンの前記シーケン
    スを繰り返し与えるために前記基準素子をリセツ
    トし、かつ、１つのデイジタル入力パターンが加
    わる毎に、デイジタル入力パターンの前記シーケ
    ンスのクロツクサイクルの数をインクリメントす
    る付与手段と、 デイジタル入力パターンの前記シーケンスにお
    ける前記デイジタル入力パターンの最後の１つが
    与えられた後、前記基準素子の前記シミユレーシ
    ヨン装置により利用される出力信号をサンプリン
    グするサンプリング手段と、 前記付与手段に電気的に結合され、前記シミユ
    レーシヨン装置に応動して、デイジタル入力パタ
    ーンの前記シーケンスにおける前記デイジタル入
    力パターンの次のものを受けて前記記憶手段へ送
    る手段と を備えたデイジタル装置の動作のモデリング装
    置。 １７ 特許請求の範囲第１６項記載の装置におい
    て、前記付与手段は、前記第１のシーケンスの付
    与の前に、前記基準素子のリセツト手段を作動す
    ることを特徴とするモデリング装置。 １８ 特許請求の範囲第１６項記載の装置におい
    て、前記付与手段は、デイジタル入力パターンの
    前記第１のシーケンスの付与の前に、前記基準素
    子のリセツト手段に電気的に結合したあらかじめ
    定義されたリセツテイングパターンまたはリセツ
    テイングパターンのシーケンスを作動することを
    特徴とするモデリング装置。 １９ 特許請求の範囲第１６項記載の装置におい
    て、前記サンプリング手段は、前記基準素子の出
    力端子の高インピーダンス状態を検出する手段を
    含んでいることを特徴とするモデリング装置。 ２０ 特許請求の範囲第１６項記載の装置におい
    て、前記記憶手段が前記デイジタル入力パターン
    を受けるレートよりも大きい制御されたレート
    で、前記基準素子に、デイジタル入力パターンの
    前記シーケンスの少なくとも一部を記憶する手段
    を、前記付与手段が含んでいることを特徴とする
    モデリング装置。
JP59091162A 1983-05-09 1984-05-09 デイジタル装置の動作のモデリング方法及び装置 Granted JPS6063644A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/492,985 US4590581A (en) 1983-05-09 1983-05-09 Method and apparatus for modeling systems of complex circuits
US492985 1995-06-21

Publications (2)

Publication Number Publication Date
JPS6063644A JPS6063644A (ja) 1985-04-12
JPH0374420B2 true JPH0374420B2 (ja) 1991-11-26

Family

ID=23958425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59091162A Granted JPS6063644A (ja) 1983-05-09 1984-05-09 デイジタル装置の動作のモデリング方法及び装置

Country Status (5)

Country Link
US (1) US4590581A (ja)
EP (1) EP0129017B1 (ja)
JP (1) JPS6063644A (ja)
CA (1) CA1215468A (ja)
DE (1) DE3479169D1 (ja)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8309692D0 (en) * 1983-04-09 1983-05-11 Int Computers Ltd Verifying design of digital electronic systems
US4638427A (en) * 1984-04-16 1987-01-20 International Business Machines Corporation Performance evaluation for an asymmetric multiprocessor system
FR2567273B1 (fr) * 1984-07-03 1986-11-14 Commissariat Energie Atomique Dispositif de simulation de la defaillance ou du bon fonctionnement d'un systeme logique
GB2164768B (en) * 1984-09-17 1988-05-25 Daisy Systems Corp Physical modelling device for use with computer-aided design
JPS61102569A (ja) * 1984-10-26 1986-05-21 Hitachi Ltd 高速論理シミユレ−シヨン装置
JPH0760169B2 (ja) * 1984-11-02 1995-06-28 三洋電機株式会社 論理回路のシミュレーション方法及びシミュレータ
CA1246222A (en) 1985-03-01 1988-12-06 Ronald R. Beck Hardware modeling system and method for simulating portions of electrical circuits
US4763288A (en) * 1985-12-31 1988-08-09 Schlumberger Systems & Services, Inc. System for simulating electronic digital circuits
US4937770A (en) * 1986-02-07 1990-06-26 Teradyne, Inc. Simulation system
GB2187004B (en) * 1986-02-20 1989-11-15 Stc Plc Modular vision system
US4744084A (en) * 1986-02-27 1988-05-10 Mentor Graphics Corporation Hardware modeling system and method for simulating portions of electrical circuits
JPS62251843A (ja) * 1986-04-25 1987-11-02 Hitachi Ltd 論理シミユレ−シヨン方法および装置
US4815016A (en) * 1986-07-24 1989-03-21 Unisys Corp. High speed logical circuit simulator
US4766595A (en) * 1986-11-26 1988-08-23 Allied-Signal Inc. Fault diagnostic system incorporating behavior models
JPS63145549A (ja) * 1986-12-09 1988-06-17 Hitachi Ltd 論理回路シミユレ−シヨン方法
US4791578A (en) * 1986-12-30 1988-12-13 Eta Systems, Inc. Logic gate system design
US4817011A (en) * 1987-01-20 1989-03-28 Honeywell, Inc. Automated modeling method for tuning transformers
US4837455A (en) * 1987-05-20 1989-06-06 Sleator Michael G Interrupt controlled switching device
US4901259A (en) * 1988-08-15 1990-02-13 Lsi Logic Corporation Asic emulator
US5572708A (en) * 1989-02-28 1996-11-05 Nec Corporation Hardware simulator capable of dealing with a description of a functional level
US5253181A (en) * 1989-04-27 1993-10-12 Kawasaki Steel Corporation Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer
US5353243A (en) * 1989-05-31 1994-10-04 Synopsys Inc. Hardware modeling system and method of use
US5369593A (en) * 1989-05-31 1994-11-29 Synopsys Inc. System for and method of connecting a hardware modeling element to a hardware modeling system
DE69032640D1 (de) * 1989-09-05 1998-10-15 Lsi Logic Corp Logik-Kompilator zum Entwurf von Schaltungsmodellen
JPH03158779A (ja) * 1989-11-15 1991-07-08 Nec Corp Ｌｓｉのテストパタン作成方式
JPH04227575A (ja) * 1990-06-25 1992-08-17 Mitsubishi Electric Corp 論理回路シミュレーション方法
US5193068A (en) * 1990-10-01 1993-03-09 Northern Telecom Limited Method of inducing off-circuit behavior in a physical model
US5345579A (en) * 1990-10-01 1994-09-06 Hewlett-Packard Company Approximate MVA solution system and method for user classes with a known throughput rate
US5717928A (en) * 1990-11-07 1998-02-10 Matra Hachette Sa System and a method for obtaining a mask programmable device using a logic description and a field programmable device implementing the logic description
US5235530A (en) * 1990-11-15 1993-08-10 Racal-Redac, Inc. Active cartridge display for hardware modeler
DE4039407A1 (de) * 1990-12-10 1992-06-11 Siemens Ag Verfahren zur modellierung digitaler bauelemente innerhalb eines simulationsmodells und anordnung zur durchfuehrung des verfahrens
US5265028A (en) * 1990-12-21 1993-11-23 Texas Instruments Incorporated Optimization system
EP0508619A2 (en) * 1991-04-11 1992-10-14 Hewlett-Packard Company Bi-directional socket stimulus interface for a logic simulator
US5566097A (en) * 1993-03-05 1996-10-15 International Business Machines Corporation System for optimal electronic debugging and verification employing scheduled cutover of alternative logic simulations
US5574892A (en) * 1993-06-30 1996-11-12 Intel Corporation Use of between-instruction breaks to implement complex in-circuit emulation features
JP3176482B2 (ja) * 1993-07-07 2001-06-18 富士通株式会社 論理シミュレーション装置
TW421761B (en) * 1994-04-12 2001-02-11 Yokogawa Electric Corp Verification support system
US5546562A (en) * 1995-02-28 1996-08-13 Patel; Chandresh Method and apparatus to emulate VLSI circuits within a logic simulator
US5673295A (en) * 1995-04-13 1997-09-30 Synopsis, Incorporated Method and apparatus for generating and synchronizing a plurality of digital signals
US5748878A (en) * 1995-09-11 1998-05-05 Applied Microsystems, Inc. Method and apparatus for analyzing software executed in embedded systems
US5793218A (en) * 1995-12-15 1998-08-11 Lear Astronics Corporation Generic interface test adapter
US5790830A (en) * 1995-12-29 1998-08-04 Synopsys, Incorporated Extracting accurate and efficient timing models of latch-based designs
US5748875A (en) * 1996-06-12 1998-05-05 Simpod, Inc. Digital logic simulation/emulation system
US5883809A (en) * 1996-07-26 1999-03-16 3 Com Corporation Behavioral language models for testing and verification of digital electronic circuits
US6023568A (en) * 1996-11-15 2000-02-08 Synopsys, Inc. Extracting accurate and efficient timing models of latch-based designs
EP1010110A1 (en) * 1997-06-13 2000-06-21 Simpod Inc. Concurrent hardware-software co-simulation
US6016563A (en) * 1997-12-30 2000-01-18 Fleisher; Evgeny G. Method and apparatus for testing a logic design of a programmable logic device
US6106571A (en) * 1998-01-29 2000-08-22 Applied Microsystems Corporation Relocatable instrumentation tags for testing and debugging a computer program
US7065481B2 (en) 1999-11-30 2006-06-20 Synplicity, Inc. Method and system for debugging an electronic system using instrumentation circuitry and a logic analyzer
US6931572B1 (en) 1999-11-30 2005-08-16 Synplicity, Inc. Design instrumentation circuitry
US7356786B2 (en) * 1999-11-30 2008-04-08 Synplicity, Inc. Method and user interface for debugging an electronic system
US6581191B1 (en) * 1999-11-30 2003-06-17 Synplicity, Inc. Hardware debugging in a hardware description language
US6823497B2 (en) 1999-11-30 2004-11-23 Synplicity, Inc. Method and user interface for debugging an electronic system
US7072818B1 (en) 1999-11-30 2006-07-04 Synplicity, Inc. Method and system for debugging an electronic system
US8160863B2 (en) 2000-03-28 2012-04-17 Ionipas Transfer Company, Llc System and method for connecting a logic circuit simulation to a network
US7266490B2 (en) 2000-12-28 2007-09-04 Robert Marc Zeidman Apparatus and method for connecting hardware to a circuit simulation
USRE42227E1 (en) 2000-03-28 2011-03-15 Ionipas Transfer Company, Llc Apparatus and method for connecting hardware to a circuit simulation
US6653848B2 (en) * 2000-09-18 2003-11-25 Agilent Technologies, Inc. Method and apparatus for linear characterization of multi-terminal single-ended or balanced devices
US6920407B2 (en) * 2000-09-18 2005-07-19 Agilent Technologies, Inc. Method and apparatus for calibrating a multiport test system for measurement of a DUT
US6842879B1 (en) 2000-11-21 2005-01-11 Unisys Corporation Methods and apparatus for facilitating the design of an adapter card of a computer system
US7222315B2 (en) * 2000-11-28 2007-05-22 Synplicity, Inc. Hardware-based HDL code coverage and design analysis
US20070016396A9 (en) * 2000-12-28 2007-01-18 Zeidman Robert M Apparatus and method for connecting a hardware emulator to a computer peripheral
US7085700B2 (en) * 2001-06-20 2006-08-01 Cadence Design Systems, Inc. Method for debugging of analog and mixed-signal behavioral models during simulation
US20030093256A1 (en) * 2001-11-09 2003-05-15 Carl Cavanagh Verification simulator agnosticity
US7464016B2 (en) * 2001-11-09 2008-12-09 Sun Microsystems, Inc. Hot plug and hot pull system simulation
US7529653B2 (en) * 2001-11-09 2009-05-05 Sun Microsystems, Inc. Message packet logging in a distributed simulation system
US20030093253A1 (en) * 2001-11-09 2003-05-15 Freyensee James P. Grammar for message passing in a distributed simulation environment
US7231338B2 (en) * 2001-11-09 2007-06-12 Sun Microsystems, Inc. Distributed simulation system having phases of a timestep
WO2006101836A2 (en) * 2005-03-16 2006-09-28 Gaterocket, Inc. Fpga emulation system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55153054A (en) * 1979-05-15 1980-11-28 Hitachi Ltd Logic circuit simulation system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3643156A (en) * 1969-06-05 1972-02-15 Rca Corp Pulse-type circuit element-testing method
US3927371A (en) * 1974-02-19 1975-12-16 Ibm Test system for large scale integrated circuits
US4066882A (en) * 1976-08-16 1978-01-03 Grumman Aerospace Corporation Digital stimulus generating and response measuring means
US4070565A (en) * 1976-08-18 1978-01-24 Zehntel, Inc. Programmable tester method and apparatus
US4196475A (en) * 1976-09-02 1980-04-01 Genrad, Inc. Method of and apparatus for automatic measurement of impedance or other parameters with microprocessor calculation techniques
JPS5413883A (en) * 1977-07-04 1979-02-01 Hitachi Ltd Abnormalness detector of automatic controller
US4242751A (en) * 1978-08-28 1980-12-30 Genrad, Inc. Automatic fault-probing method and apparatus for checking electrical circuits and the like
DE2848621C2 (de) * 1978-11-09 1984-05-03 Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt Verfahren zur rechnergesteuerten Simulation der Funktion einer mit Logikschaltkreisen aufzubauenden Schaltungsanordnung
US4402055A (en) * 1981-01-27 1983-08-30 Westinghouse Electric Corp. Automatic test system utilizing interchangeable test devices
US4404635A (en) * 1981-03-27 1983-09-13 International Business Machines Corporation Programmable integrated circuit and method of testing the circuit before it is programmed
US4450560A (en) * 1981-10-09 1984-05-22 Teradyne, Inc. Tester for LSI devices and memory devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55153054A (en) * 1979-05-15 1980-11-28 Hitachi Ltd Logic circuit simulation system
US4342093A (en) * 1979-05-15 1982-07-27 Hitachi, Ltd. Method of digital logic simulation

Also Published As

Publication number Publication date
JPS6063644A (ja) 1985-04-12
US4590581A (en) 1986-05-20
EP0129017A3 (en) 1986-08-06
EP0129017B1 (en) 1989-07-26
CA1215468A (en) 1986-12-16
DE3479169D1 (en) 1989-08-31
US4590581B1 (ja) 1987-06-09
EP0129017A2 (en) 1984-12-27

Similar Documents

Publication Publication Date Title
JPH0374420B2 (ja)
EP0153445B1 (en) Method for simulating system operation of static and dynamic circuit devices
US5678028A (en) Hardware-software debugger using simulation speed enhancing techniques including skipping unnecessary bus cycles, avoiding instruction fetch simulation, eliminating the need for explicit clock pulse generation and caching results of instruction decoding
US6061283A (en) Semiconductor integrated circuit evaluation system
US5546562A (en) Method and apparatus to emulate VLSI circuits within a logic simulator
US4644487A (en) Method and apparatus for verifying the design of digital electronic components
US6110218A (en) Generation of multiple simultaneous random test cycles for hardware verification of multiple functions of a design under test
JP4664056B2 (ja) 電子機器の動作をエミュレートする装置
JP2002535684A (ja) 集積回路のリアルバージョンテストとシミュレートバージョンテストを行うシステム
US5193068A (en) Method of inducing off-circuit behavior in a physical model
US6487699B1 (en) Method of controlling external models in system-on-chip verification
CN117075570A (zh) 数据处理方法、设备及系统
JP4213306B2 (ja) 半導体試験用プログラムデバッグ装置
CA1212770A (en) Method for propagating unknown digital values in a hardware based complex circuit simulation system
US6829572B2 (en) Method and system for efficiently overriding array net values in a logic simulator machine
EP0150260A2 (en) Method for sensing and simulating digital logic states
KR100315753B1 (ko) 확장 가능한 테스트입력 생성기 및 그 제어방법
JP3162316B2 (ja) 電子回路テスト用システム
JPH10221410A (ja) Ｌｓｉの自動論理検証方式
Anderson et al. Using ATE simulation to develop test procedures and verify testability for the STANDARD missile
KR100321780B1 (ko) 칩의외부신호자동비교에의한칩기능검증방법
JP2871518B2 (ja) 論理回路エミュレーション装置
JP2972499B2 (ja) 論理回路遅延シミュレータ装置
Cox Complex microcircuit simulation and test development using BEhavioral STimulus test (BEST TEST) software
SU832558A1 (ru) Устройство дл моделировани цифро-ВыХ Об'ЕКТОВ