JP2871518B2 - 論理回路エミュレーション装置 - Google Patents
論理回路エミュレーション装置Info
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- JP2871518B2 JP2871518B2 JP7068487A JP6848795A JP2871518B2 JP 2871518 B2 JP2871518 B2 JP 2871518B2 JP 7068487 A JP7068487 A JP 7068487A JP 6848795 A JP6848795 A JP 6848795A JP 2871518 B2 JP2871518 B2 JP 2871518B2
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- Japan
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Description
【０００１】
【産業上の利用分野】この発明は、特定の装置に搭載す
るＬＳＩを開発中に、その装置上における動作確認や、
ソフトウェア開発に必要な疑似ＬＳＩを実現する論理回
路エミュレーション装置に関する。
るＬＳＩを開発中に、その装置上における動作確認や、
ソフトウェア開発に必要な疑似ＬＳＩを実現する論理回
路エミュレーション装置に関する。
【０００２】
【従来の技術】ＬＳＩの実物を入手する以前，例えば設
計を完了し製造を行っている段階において、そのＬＳＩ
を搭載する装置の動作検証，性能評価及びその装置にて
使用されるソフトウェアの開発等を可能とするために、
そのＬＳＩの疑似動作を実現する装置を「論理回路エミ
ュレーション装置」という。
計を完了し製造を行っている段階において、そのＬＳＩ
を搭載する装置の動作検証，性能評価及びその装置にて
使用されるソフトウェアの開発等を可能とするために、
そのＬＳＩの疑似動作を実現する装置を「論理回路エミ
ュレーション装置」という。
【０００３】第一従来例の論理回路エミュレーション装
置は、小規模の汎用論理ＩＣを組み合わせることによ
り、目的となる論理動作を実現したものである。
置は、小規模の汎用論理ＩＣを組み合わせることによ
り、目的となる論理動作を実現したものである。
【０００４】第二従来例の論理回路エミュレーション装
置は、ＦＰＧＡ（field programmable gate array ）に
代表されるような、ユーザーが自由に論理回路を定義で
きるＬＳＩを用いて構成したものである。現状のＦＰＧ
Ａでは、一個当たりの論理回路の規模が比較的小さい。
そのため、一般には複数のＦＰＧＡを用意し、論理回路
を複数に分割してそれぞれを各ＦＰＧＡに搭載してい
る。
置は、ＦＰＧＡ（field programmable gate array ）に
代表されるような、ユーザーが自由に論理回路を定義で
きるＬＳＩを用いて構成したものである。現状のＦＰＧ
Ａでは、一個当たりの論理回路の規模が比較的小さい。
そのため、一般には複数のＦＰＧＡを用意し、論理回路
を複数に分割してそれぞれを各ＦＰＧＡに搭載してい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、第一従
来例では、実現するＬＳＩに対する汎用性が無いため、
回路変更がある度に回路を改造する必要があり、改造工
数及び改造期間を要するという問題があった。しかも、
汎用論理ＩＣの論理仕様に合わせて、実現するＬＳＩの
論理回路に対する回路修正が必要となるという問題もあ
った。
来例では、実現するＬＳＩに対する汎用性が無いため、
回路変更がある度に回路を改造する必要があり、改造工
数及び改造期間を要するという問題があった。しかも、
汎用論理ＩＣの論理仕様に合わせて、実現するＬＳＩの
論理回路に対する回路修正が必要となるという問題もあ
った。
【０００６】第二従来例では、複数のＦＰＧＡによって
ＬＳＩの論理回路を実現する必要があるため、それぞれ
のＦＰＧＡについて配置配線・書き込み作業が必要であ
り、その作業工数が膨大なものとなる問題がある。
ＬＳＩの論理回路を実現する必要があるため、それぞれ
のＦＰＧＡについて配置配線・書き込み作業が必要であ
り、その作業工数が膨大なものとなる問題がある。
【０００７】また、第一及び第二従来例に共通して、非
同期回路をその内部に実現した場合に、実現するＬＳＩ
と異なる動作が発生するという問題があった。例えば、
実現しようとするＬＳＩにおける信号の伝搬遅延時間
と，ＦＰＧＡ又は汎用論理ＩＣにおける信号の伝搬遅延
時間との相違により、予期しない信号上に髭状の瞬時論
理値変位（スパイク）が発生する可能性がある。
同期回路をその内部に実現した場合に、実現するＬＳＩ
と異なる動作が発生するという問題があった。例えば、
実現しようとするＬＳＩにおける信号の伝搬遅延時間
と，ＦＰＧＡ又は汎用論理ＩＣにおける信号の伝搬遅延
時間との相違により、予期しない信号上に髭状の瞬時論
理値変位（スパイク）が発生する可能性がある。
【０００８】
【課題を解決するための手段】本発明に係る論理回路エ
ミュレーション装置は、特定のＬＳＩの被搭載装置の動
作検証、性能評価及び当該被搭載装置にて使用されるソ
フトウェアの開発等を可能とするために、当該ＬＳＩの
疑似動作を実現する論理回路エミュレーション装置であ
って、前記ＬＳＩにおける入力波形に対する出力信号の
論理値及びその伝搬遅延時間を算出する論理シミュレー
ション部と、この論理シミュレーション部で算出された
出力信号の論理値及びその伝搬遅延時間を記憶する出力
波形メモリ部と、この出力波形メモリ部に記憶された論
理値を前記出力波形メモリ部に記憶された伝搬遅延時間
で前記被搭載装置へ出力する波形出力部と、前記被搭載
装置から出力された入力波形を前記論理シミュレーショ
ン部へ出力する波形サンプリング部とを備えたものであ
る。
ミュレーション装置は、特定のＬＳＩの被搭載装置の動
作検証、性能評価及び当該被搭載装置にて使用されるソ
フトウェアの開発等を可能とするために、当該ＬＳＩの
疑似動作を実現する論理回路エミュレーション装置であ
って、前記ＬＳＩにおける入力波形に対する出力信号の
論理値及びその伝搬遅延時間を算出する論理シミュレー
ション部と、この論理シミュレーション部で算出された
出力信号の論理値及びその伝搬遅延時間を記憶する出力
波形メモリ部と、この出力波形メモリ部に記憶された論
理値を前記出力波形メモリ部に記憶された伝搬遅延時間
で前記被搭載装置へ出力する波形出力部と、前記被搭載
装置から出力された入力波形を前記論理シミュレーショ
ン部へ出力する波形サンプリング部とを備えたものであ
る。
【０００９】
【作用】論理シミュレーション部では、特定のＬＳＩに
おける入力波形に対する出力信号の論理値及びその伝搬
遅延時間が算出される。算出された出力信号の論理値及
びその伝搬遅延時間は、一旦、出力波形メモリ部に記憶
される。波形出力部は、出力波形メモリ部に記憶された
論理値を、出力波形メモリ部に記憶された伝搬遅延時間
で、ＬＳＩの被搭載装置へ出力する。すると、被搭載装
置から何らかの応答があり、これを入力波形として、波
形サンプリング部が論理シミュレーション部へ出力す
る。
おける入力波形に対する出力信号の論理値及びその伝搬
遅延時間が算出される。算出された出力信号の論理値及
びその伝搬遅延時間は、一旦、出力波形メモリ部に記憶
される。波形出力部は、出力波形メモリ部に記憶された
論理値を、出力波形メモリ部に記憶された伝搬遅延時間
で、ＬＳＩの被搭載装置へ出力する。すると、被搭載装
置から何らかの応答があり、これを入力波形として、波
形サンプリング部が論理シミュレーション部へ出力す
る。
【００１０】
【実施例】図１は本発明に係る論理回路エミュレーショ
ン装置の一実施例を示す機能ブロック図である。
ン装置の一実施例を示す機能ブロック図である。
【００１１】論理回路エミュレーション装置１０は、特
定のＬＳＩにおける入力波形に対する出力信号の論理値
及びその伝搬遅延時間を算出する論理シミュレーション
部１２と、論理シミュレーション部１２で算出された出
力信号の論理値及びその伝搬遅延時間を記憶する出力波
形メモリ部１４と、出力波形メモリ部１４に記憶された
論理値を出力波形メモリ部１４に記憶された伝搬遅延時
間で前記ＬＳＩの被搭載装置１６へ出力する波形出力部
１８と、被搭載装置１６から出力された入力波形を論理
シミュレーション部１２へ出力する波形サンプリング部
２０とを備えている。
定のＬＳＩにおける入力波形に対する出力信号の論理値
及びその伝搬遅延時間を算出する論理シミュレーション
部１２と、論理シミュレーション部１２で算出された出
力信号の論理値及びその伝搬遅延時間を記憶する出力波
形メモリ部１４と、出力波形メモリ部１４に記憶された
論理値を出力波形メモリ部１４に記憶された伝搬遅延時
間で前記ＬＳＩの被搭載装置１６へ出力する波形出力部
１８と、被搭載装置１６から出力された入力波形を論理
シミュレーション部１２へ出力する波形サンプリング部
２０とを備えている。
【００１２】論理シミュレーション部１２は、論理シミ
ュレーション機能を有するコンピュータであり、ＬＳＩ
の回路接続情報を記憶するネットリスト１２１と、論理
仕様・伝搬遅延情報を記憶するシミュレーションライブ
ラリ１２２と、これらの情報及び内蔵されたコンピュー
タプログラムを用いて入力信号に対する出力信号の論理
値及び伝搬遅延時間を算出する論理シミュレータ１２３
とから構成されている。
ュレーション機能を有するコンピュータであり、ＬＳＩ
の回路接続情報を記憶するネットリスト１２１と、論理
仕様・伝搬遅延情報を記憶するシミュレーションライブ
ラリ１２２と、これらの情報及び内蔵されたコンピュー
タプログラムを用いて入力信号に対する出力信号の論理
値及び伝搬遅延時間を算出する論理シミュレータ１２３
とから構成されている。
【００１３】出力波形メモリ部１４，波形出力部１８及
び波形サンプリング部２０によって、論理回路エミュレ
ーション装置１０の本体２２が構成されている。本体２
２は、接続器２４１，２４２を介して、被搭載装置１６
の入力端子２６１，出力端子２６２に接続される。ま
た、接続器２４１は波形出力部１８側に接続され、接続
器２４２は波形サンプリング部２０側に接続されてい
る。波形出力部１８は、出力波形メモリ部１４に格納さ
れる論理波形情報（論理値）と出力タイミング情報（伝
搬遅延時間）とを読みだし、その内容に従い接続器２４
１を介して被搭載装置１６へ論理信号を出力する機能を
有する。波形サンプリング部２０は被搭載装置１６から
接続器２４２を通して得た電気信号の論理値をサンプリ
ングし、論理シミュレータ１２３へその情報を提供する
機能を有する。
び波形サンプリング部２０によって、論理回路エミュレ
ーション装置１０の本体２２が構成されている。本体２
２は、接続器２４１，２４２を介して、被搭載装置１６
の入力端子２６１，出力端子２６２に接続される。ま
た、接続器２４１は波形出力部１８側に接続され、接続
器２４２は波形サンプリング部２０側に接続されてい
る。波形出力部１８は、出力波形メモリ部１４に格納さ
れる論理波形情報（論理値）と出力タイミング情報（伝
搬遅延時間）とを読みだし、その内容に従い接続器２４
１を介して被搭載装置１６へ論理信号を出力する機能を
有する。波形サンプリング部２０は被搭載装置１６から
接続器２４２を通して得た電気信号の論理値をサンプリ
ングし、論理シミュレータ１２３へその情報を提供する
機能を有する。
【００１４】図２は、出力波形メモリ部１８に格納され
るデータ例を示す図表である。
るデータ例を示す図表である。
【００１５】時間は、エミュレーション開始時からの絶
対時間を格納する。信号名は、接続器２４１にて接続さ
れる複数の信号のうち、どの信号に対する波形のデータ
であるかを示す。論理値は、そこに示される時間におい
て、そこに示される信号名の信号に与えられる論理値を
示す。波形出力部１８は、出力波形メモリ部１４に記述
されている内容に従い、上から順に指定時間に指定信号
に対し、指定の論理値を一気に出力することになる。
対時間を格納する。信号名は、接続器２４１にて接続さ
れる複数の信号のうち、どの信号に対する波形のデータ
であるかを示す。論理値は、そこに示される時間におい
て、そこに示される信号名の信号に与えられる論理値を
示す。波形出力部１８は、出力波形メモリ部１４に記述
されている内容に従い、上から順に指定時間に指定信号
に対し、指定の論理値を一気に出力することになる。
【００１６】次に、論理回路エミュレーション装置１０
の動作について説明する。
の動作について説明する。
【００１７】まず、動作を開始する前に行う準備につい
て述べる。第一に、被搭載装置１６における全ての状態
を初期化するための信号波形を出力波形メモリ部１４に
定義しておく。第二に、論理シミュレーション部１２に
おいて、エミュレーションを行うＬＳＩのネットリスト
１２１を格納しておき、入力波形に対する出力信号の論
理値・伝搬遅延時間を算出することができる状態にして
おく。
て述べる。第一に、被搭載装置１６における全ての状態
を初期化するための信号波形を出力波形メモリ部１４に
定義しておく。第二に、論理シミュレーション部１２に
おいて、エミュレーションを行うＬＳＩのネットリスト
１２１を格納しておき、入力波形に対する出力信号の論
理値・伝搬遅延時間を算出することができる状態にして
おく。
【００１８】次に実際の動作内容について述べる。
【００１９】（１）先に述べた通り、出力波形メモリ部
１４には、あらかじめ被搭載装置１６の初期化パタン及
び遅延時間を格納しておく。
１４には、あらかじめ被搭載装置１６の初期化パタン及
び遅延時間を格納しておく。
【００２０】（２）出力波形メモリ部１４に格納してあ
る論理値及び出力時間を最初から波形出力部１８が読み
出し、相当の論理値・出力タイミングにて被搭載装置１
６に全て与える。
る論理値及び出力時間を最初から波形出力部１８が読み
出し、相当の論理値・出力タイミングにて被搭載装置１
６に全て与える。
【００２１】（３）パタンを出力し終わった時点にて、
波形サンプリング部２０は信号の変化を監視する。信号
変化があった場合には、その論理値と、今回パタン出力
を完了してからの経過時間を取り込む。
波形サンプリング部２０は信号の変化を監視する。信号
変化があった場合には、その論理値と、今回パタン出力
を完了してからの経過時間を取り込む。
【００２２】（４）取り込んだ情報は論理シミュレータ
１２３に渡され、それを入力波形の変化として論理シミ
ュレーションを行い、対応する出力信号の変化、及び、
入力波形に変化が生じてから出力信号が変化するまでの
伝搬遅延時間を算出する。
１２３に渡され、それを入力波形の変化として論理シミ
ュレーションを行い、対応する出力信号の変化、及び、
入力波形に変化が生じてから出力信号が変化するまでの
伝搬遅延時間を算出する。
【００２３】（５）算出した結果、変化が生じた時間・
信号名・論理値を出力波形メモリ部１４に追加格納す
る。
信号名・論理値を出力波形メモリ部１４に追加格納す
る。
【００２４】以降（２）から（５）までを繰り返すこと
により、徐々にエミュレーションを実行している時間を
長くすることが可能となる。
により、徐々にエミュレーションを実行している時間を
長くすることが可能となる。
【００２５】論理シミュレーション部１２において、シ
ミュレーションライブラリ１２２が例えば最小遅延時間
や最大遅延時間のものというように複数格納されてい
る。そして、エミュレーション実行時に一つを選択し、
論理シミュレーションに適用することにより、所望の遅
延時間により動作するＬＳＩとしてエミュレーションさ
れる。
ミュレーションライブラリ１２２が例えば最小遅延時間
や最大遅延時間のものというように複数格納されてい
る。そして、エミュレーション実行時に一つを選択し、
論理シミュレーションに適用することにより、所望の遅
延時間により動作するＬＳＩとしてエミュレーションさ
れる。
【００２６】また、エミュレーションを進行した後に、
論理シミュレータ１２３に与えた入力波形データと出力
波形メモリ部１４に格納してあるデータとを保存する機
能と、反対に保存してあるデータを論理シミュレータ１
２３と出力波形メモリ部１４に呼び出す機能とを有して
いる。これにより、再度エミュレーションする場合に最
初から実行し直す必要が無く、途中からエミュレーショ
ンを再開させることができる。
論理シミュレータ１２３に与えた入力波形データと出力
波形メモリ部１４に格納してあるデータとを保存する機
能と、反対に保存してあるデータを論理シミュレータ１
２３と出力波形メモリ部１４に呼び出す機能とを有して
いる。これにより、再度エミュレーションする場合に最
初から実行し直す必要が無く、途中からエミュレーショ
ンを再開させることができる。
【００２７】
【発明の効果】本発明に係る論理回路エミュレーション
装置によれば、ＬＳＩにおける入力波形に対する出力信
号の論理値及びその伝搬遅延時間を算出し、その論理値
をその伝搬遅延時間で、ＬＳＩの被搭載装置へ出力する
ようにしたので、実際のＬＳＩと同等の遅延時間による
動作を得ることができる。したがって、従来ＦＰＧＡや
汎用論理ＩＣを使用するために必要であった、回路変
更，回路分割又は回路組立等の作業を全く不要にでき
る。
装置によれば、ＬＳＩにおける入力波形に対する出力信
号の論理値及びその伝搬遅延時間を算出し、その論理値
をその伝搬遅延時間で、ＬＳＩの被搭載装置へ出力する
ようにしたので、実際のＬＳＩと同等の遅延時間による
動作を得ることができる。したがって、従来ＦＰＧＡや
汎用論理ＩＣを使用するために必要であった、回路変
更，回路分割又は回路組立等の作業を全く不要にでき
る。
【００２８】また、論理シミュレータにて参照するライ
ブラリを、最大遅延時間や最小遅延時間のものを使用す
ることにより、実際のＬＳＩでは困難な条件でのエミュ
レーションを行うことができる。
ブラリを、最大遅延時間や最小遅延時間のものを使用す
ることにより、実際のＬＳＩでは困難な条件でのエミュ
レーションを行うことができる。
【００２９】さらに、出力波形メモリ部に記憶されてい
るデータを、次回以降のエミュレーションにおいて使用
可能とすることにより、効率よく論理回路エミュレーシ
ョンを行うことができる。
るデータを、次回以降のエミュレーションにおいて使用
可能とすることにより、効率よく論理回路エミュレーシ
ョンを行うことができる。
【図１】本発明に係る論理回路エミュレーション装置の
一実施例を示す機能ブロック図である。
一実施例を示す機能ブロック図である。
【図２】図１の論理回路エミュレーション装置における
出力波形メモリ部に格納されるデータ例を示す図表であ
る。
出力波形メモリ部に格納されるデータ例を示す図表であ
る。
１０ 論理回路エミュレーション装置 １２ 論理シミュレーション部 １４ 出力波形メモリ部 １６ ＬＳＩの被搭載装置 １８ 波形出力部 ２０ 波形サンプリング部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 - 11/26 G01R 31/28 - 31/30 G06F 17/50
Claims (3)
- 【請求項１】 特定のＬＳＩの被搭載装置の動作検証、
性能評価及び当該被搭載装置にて使用されるソフトウェ
アの開発等を可能とするために、当該ＬＳＩの疑似動作
を実現する論理回路エミュレーション装置であって、 前記 ＬＳＩにおける入力波形に対する出力信号の論理値
及びその伝搬遅延時間を算出する論理シミュレーション
部と、この論理シミュレーション部で算出された出力信
号の論理値及びその伝搬遅延時間を記憶する出力波形メ
モリ部と、この出力波形メモリ部に記憶された論理値を
前記出力波形メモリ部に記憶された伝搬遅延時間で前記
被搭載装置へ出力する波形出力部と、前記被搭載装置か
ら出力された入力波形を前記論理シミュレーション部へ
出力する波形サンプリング部とを備えた論理回路エミュ
レーション装置。 - 【請求項２】 前記論理シミュレーション部にて、いず
れかを選択可能な複数の遅延時間ライブラリを有する、
請求項１記載の論理回路エミュレーション装置。 - 【請求項３】 出力波形メモリ部に記憶されているデー
タを、次回以降のエミュレーションにおいて使用可能と
した、請求項１記載の論理回路エミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068487A JP2871518B2 (ja) | 1995-03-28 | 1995-03-28 | 論理回路エミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068487A JP2871518B2 (ja) | 1995-03-28 | 1995-03-28 | 論理回路エミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08263321A JPH08263321A (ja) | 1996-10-11 |
| JP2871518B2 true JP2871518B2 (ja) | 1999-03-17 |
Family
ID=13375104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7068487A Expired - Fee Related JP2871518B2 (ja) | 1995-03-28 | 1995-03-28 | 論理回路エミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871518B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001034652A (ja) * | 1999-07-22 | 2001-02-09 | Hitachi Ltd | 論理分割方法及びプログラムを格納した記録媒体及び論理分割システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205759A (ja) * | 1987-02-21 | 1988-08-25 | Hitachi Ltd | 実部品連動論理シミユレ−シヨン方式 |
| JPH04165470A (ja) * | 1990-10-29 | 1992-06-11 | Nec Corp | Ｌｓｉのレイアウト設計方式 |
-
1995
- 1995-03-28 JP JP7068487A patent/JP2871518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08263321A (ja) | 1996-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |