JP2961969B2 - 論理シミュレーター - Google Patents
論理シミュレーターInfo
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Description
【０００１】
【産業上の利用分野】本発明は、論理回路を模擬動作す
る論理シミュレータに関し、特にソフトウェアによって
その模擬動作を実行する論理シミュレターに関する。
る論理シミュレータに関し、特にソフトウェアによって
その模擬動作を実行する論理シミュレターに関する。
【０００２】
【従来の技術】近年、論理シミュレーターは、イベント
駆動方式あるいは、コンパイル方式という方式によって
模擬動作を行い論理回路をシミュレートしていた。
駆動方式あるいは、コンパイル方式という方式によって
模擬動作を行い論理回路をシミュレートしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、イベン
ト駆動方式による論理シミュレーターは、論理回路内の
各信号線の信号値の変化（イベント）によってその信号
線に接続している論理素子の動作プログラムを順次駆動
するという方法でシミュレーションを行っているため、
シミュレーション実行時に、各論理素子の動作プログラ
ムの実行順序を逐次定める処理が必要であるのでシミュ
レーション速度が遅いという課題点を有していた。ま
た、コンパイル方式による論理シミュレーターは、シミ
ュレーション実行前に、各論理素子の動作プログラムの
実行順序は決定されているのでシミュレーションは高速
に行えるが、信号値の変化（イベント）に起因する動作
のシミュレートができないために、例えば、エッジトリ
ガーのレジスターのクロックピンに対する信号変化に起
因する動作のシミュレートができず、そのために回路内
の全てのエッジトリガーのレジスタには同一のクロック
が供給されなくてはならない等、クロック信号に制約を
設ける必要があるなどの課題を有していた。
ト駆動方式による論理シミュレーターは、論理回路内の
各信号線の信号値の変化（イベント）によってその信号
線に接続している論理素子の動作プログラムを順次駆動
するという方法でシミュレーションを行っているため、
シミュレーション実行時に、各論理素子の動作プログラ
ムの実行順序を逐次定める処理が必要であるのでシミュ
レーション速度が遅いという課題点を有していた。ま
た、コンパイル方式による論理シミュレーターは、シミ
ュレーション実行前に、各論理素子の動作プログラムの
実行順序は決定されているのでシミュレーションは高速
に行えるが、信号値の変化（イベント）に起因する動作
のシミュレートができないために、例えば、エッジトリ
ガーのレジスターのクロックピンに対する信号変化に起
因する動作のシミュレートができず、そのために回路内
の全てのエッジトリガーのレジスタには同一のクロック
が供給されなくてはならない等、クロック信号に制約を
設ける必要があるなどの課題を有していた。
【０００４】本発明は、上記課題に鑑み、シミュレーシ
ョン実行前に、各論理素子の動作プログラムの実行順序
は決定されるシミュレーションの方式をとりながら、し
かも信号値の変化（イベント）に起因する動作のシミュ
レートも行える論理シミュレーターを提供するものであ
る。
ョン実行前に、各論理素子の動作プログラムの実行順序
は決定されるシミュレーションの方式をとりながら、し
かも信号値の変化（イベント）に起因する動作のシミュ
レートも行える論理シミュレーターを提供するものであ
る。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明の論理シミュレーターは、現時刻の入力値から
出力値を算出するゲート動作プログラムで動作が規定さ
れたゲートモデルを要素としたゲートモデルライブラリ
ーと、現時刻の入力値と１時刻前の入力値とから信号変
化を検出するエッジ検出プログラムで動作が規定された
エッジ検出ピンと、１時刻前の入力値を取り込む遅延動
作プログラムで動作が規定された遅延ピンとを有し、上
記エッジ検出ピンで検出されたエッジ情報と上記遅延ピ
ンで取り込まれた入力値から出力値を算出するレジスタ
ー動作プログラムで動作が規定されたレジスターモデル
を要素としたレジスターモデルライブラリーと、論理回
路外部からの入力信号を取り込む入力信号取り込みプロ
グラムで動作が規定された入力ポートと、論理回路外部
へ信号を送出する信号送出プログラムで動作が規定され
た出力ポートと、上記入力ポートと上記出力ポートと上
記ライブラリー群から取り出された回路要素群との接続
関係によってシミュレーション対象となる論理回路の構
造を規定する回路図エディターと、上記回路図エディタ
ーによって規定された回路要素群の接続関係から、各回
路要素ごとに規定された上記ゲート動作プログラム、エ
ッジ検出プログラム、遅延動作プログラム、レジスター
動作プログラム、入力信号取り込みプログラム、信号送
出プログラムの実行順序を規定し、シミュレーション対
象となる論理回路のシミュレーションプログラムを生成
するするシミュレーションプログラム生成装置と、上
記、エッジ検出プログラム及び遅延動作プログラムの時
刻０における動作を規定するために必要な、時刻（−
１）におけるエッジ検出ピン及び遅延ピンの入力値を規
定する、レジスタモデル初期化装置と、シミュレーショ
ンの終了時刻を規定する、シミュレーション終了時刻規
定装置と、上記シミュレーションプログラム生成装置に
より生成され、上記レジスタモデル初期化装置によって
初期化されたシミュレーションプログラムを、上記シミ
ュレーション終了時刻規定装置で規定された、シミュレ
ーション終了時刻まで実行するシミュレーションプログ
ラム実行装置と、を備えたものである。
に本発明の論理シミュレーターは、現時刻の入力値から
出力値を算出するゲート動作プログラムで動作が規定さ
れたゲートモデルを要素としたゲートモデルライブラリ
ーと、現時刻の入力値と１時刻前の入力値とから信号変
化を検出するエッジ検出プログラムで動作が規定された
エッジ検出ピンと、１時刻前の入力値を取り込む遅延動
作プログラムで動作が規定された遅延ピンとを有し、上
記エッジ検出ピンで検出されたエッジ情報と上記遅延ピ
ンで取り込まれた入力値から出力値を算出するレジスタ
ー動作プログラムで動作が規定されたレジスターモデル
を要素としたレジスターモデルライブラリーと、論理回
路外部からの入力信号を取り込む入力信号取り込みプロ
グラムで動作が規定された入力ポートと、論理回路外部
へ信号を送出する信号送出プログラムで動作が規定され
た出力ポートと、上記入力ポートと上記出力ポートと上
記ライブラリー群から取り出された回路要素群との接続
関係によってシミュレーション対象となる論理回路の構
造を規定する回路図エディターと、上記回路図エディタ
ーによって規定された回路要素群の接続関係から、各回
路要素ごとに規定された上記ゲート動作プログラム、エ
ッジ検出プログラム、遅延動作プログラム、レジスター
動作プログラム、入力信号取り込みプログラム、信号送
出プログラムの実行順序を規定し、シミュレーション対
象となる論理回路のシミュレーションプログラムを生成
するするシミュレーションプログラム生成装置と、上
記、エッジ検出プログラム及び遅延動作プログラムの時
刻０における動作を規定するために必要な、時刻（−
１）におけるエッジ検出ピン及び遅延ピンの入力値を規
定する、レジスタモデル初期化装置と、シミュレーショ
ンの終了時刻を規定する、シミュレーション終了時刻規
定装置と、上記シミュレーションプログラム生成装置に
より生成され、上記レジスタモデル初期化装置によって
初期化されたシミュレーションプログラムを、上記シミ
ュレーション終了時刻規定装置で規定された、シミュレ
ーション終了時刻まで実行するシミュレーションプログ
ラム実行装置と、を備えたものである。
【０００６】
【作用】本発明は上記した構成によって、上記回路図エ
ディターを用い、上記入力ポートと上記出力ポートと上
記ライブラリー群から取り出された回路要素群との接続
関係によってシミュレーション対象となる論理回路の構
造を規定し、上記規定された接続関係から、シミュレー
ションプログラム生成装置によって、まず、第１の処理
として、全ての入力ポートに与えられた入力信号取り込
みプログラムを実行し、次に、第２の処理として、全て
のレジスタモデルの遅延ピンに与えられた遅延動作プロ
グラムを実行し、さらに、第３の処理として、ゲートモ
デルに与えられたゲート動作プログラム、レジスタモデ
ルに与えられたエッジ検出プログラム、レジスター動作
プログラムを、入力ポートを始点とし、出力ポート及び
遅延ピンを終点とする信号の流れの順に実行し、最後
に、回路中の全ての出力ポート及び遅延ピンの値が更新
されたら、出力ピンに与えられた信号送出プログラムを
実行した後、時刻を１時刻進め、第１の処理に戻るよう
な一連の処理をシミュレーション終了時刻まで繰り返す
シミュレーションプログラムを生成し、上記レジスタモ
デル初期化装置によって、時刻（ー１）における各レジ
スタモデルの入力状態を規定し、上記シミュレーション
プログラム実行装置によって、上記シミュレーションプ
ログラムを実行することによって、シミュレーション実
行前に、各論理素子の動作プログラムの実行順序は決定
されるシミュレーションの方式をとりながら、しかも信
号値の変化（イベント）に起因する動作のシミュレート
も行えることとなる。
ディターを用い、上記入力ポートと上記出力ポートと上
記ライブラリー群から取り出された回路要素群との接続
関係によってシミュレーション対象となる論理回路の構
造を規定し、上記規定された接続関係から、シミュレー
ションプログラム生成装置によって、まず、第１の処理
として、全ての入力ポートに与えられた入力信号取り込
みプログラムを実行し、次に、第２の処理として、全て
のレジスタモデルの遅延ピンに与えられた遅延動作プロ
グラムを実行し、さらに、第３の処理として、ゲートモ
デルに与えられたゲート動作プログラム、レジスタモデ
ルに与えられたエッジ検出プログラム、レジスター動作
プログラムを、入力ポートを始点とし、出力ポート及び
遅延ピンを終点とする信号の流れの順に実行し、最後
に、回路中の全ての出力ポート及び遅延ピンの値が更新
されたら、出力ピンに与えられた信号送出プログラムを
実行した後、時刻を１時刻進め、第１の処理に戻るよう
な一連の処理をシミュレーション終了時刻まで繰り返す
シミュレーションプログラムを生成し、上記レジスタモ
デル初期化装置によって、時刻（ー１）における各レジ
スタモデルの入力状態を規定し、上記シミュレーション
プログラム実行装置によって、上記シミュレーションプ
ログラムを実行することによって、シミュレーション実
行前に、各論理素子の動作プログラムの実行順序は決定
されるシミュレーションの方式をとりながら、しかも信
号値の変化（イベント）に起因する動作のシミュレート
も行えることとなる。
【０００７】
【実施例】以下、本発明の一実施例の論理シミュレータ
ーについて、図面を参照しながら説明する。
ーについて、図面を参照しながら説明する。
【０００８】（図１）は、本発明の第１の一実施例にお
ける論理シミュレーターの構成図である。（図１）にお
いて、10は、現時刻の入力値から出力値を算出するゲー
ト動作プログラムで動作が規定されたゲートモデルを要
素としたゲートモデルライブラリー、11は、現時刻の入
力値と１時刻前の入力値とから信号変化を検出するエッ
ジ検出プログラムで動作が規定されたエッジ検出ピン
と、１時刻前の入力値を取り込む遅延動作プログラムで
動作が規定された遅延ピンとを有し、上記エッジ検出ピ
ンで検出されたエッジ情報と上記遅延ピンで取り込まれ
た入力値から出力値を算出するレジスター動作プログラ
ムで動作が規定されたレジスターモデルを要素としたレ
ジスターモデルライブラリー、12は、論理回路外部から
の入力信号を取り込む入力信号取り込みプログラムで動
作が規定された入力ポート、13は、論理回路外部へ信号
を送出する信号送出プログラムで動作が規定された出力
ポート、14は、入力ポート12と出力ポート13と、ゲート
モデルライブラリー10或はレジスタモデルライブラリー
11から取り出された回路要素群との接続関係によってシ
ミュレーション対象となる論理回路の構造を規定する回
路図エディター、15は、回路図エディター14によって規
定された構成要素群の接続関係から、各構成要素ごとに
規定されたゲート動作プログラム、エッジ検出プログラ
ム、遅延動作プログラム、レジスター動作プログラム、
入力信号取り込みプログラム、信号送出プログラムの実
行順序を規定し、シミュレーション対象となる論理回路
のシミュレーションプログラムを生成するするシミュレ
ーションプログラム生成装置、16は、シミュレーション
プログラム生成装置15によって生成されたシミュレーシ
ョンプログラム、17は、エッジ検出プログラム及び遅延
動作プログラムの時刻０における動作を規定するために
必要な、時刻（−１）におけるエッジ検出ピン及び遅延
ピンの入力値を０に規定する、レジスタモデル零初期化
装置、18は、シミュレーションの終了時刻を規定する、
シミュレーション終了時刻規定装置、19は、シミュレー
ションプログラム生成装置15により生成され、レジスタ
モデル零初期化装置17によって初期化されたシミュレー
ションプログラム16を、シミュレーション終了時刻規定
装置18で規定された、シミュレーション終了時刻まで実
行するシミュレーションプログラム実行装置である。
ける論理シミュレーターの構成図である。（図１）にお
いて、10は、現時刻の入力値から出力値を算出するゲー
ト動作プログラムで動作が規定されたゲートモデルを要
素としたゲートモデルライブラリー、11は、現時刻の入
力値と１時刻前の入力値とから信号変化を検出するエッ
ジ検出プログラムで動作が規定されたエッジ検出ピン
と、１時刻前の入力値を取り込む遅延動作プログラムで
動作が規定された遅延ピンとを有し、上記エッジ検出ピ
ンで検出されたエッジ情報と上記遅延ピンで取り込まれ
た入力値から出力値を算出するレジスター動作プログラ
ムで動作が規定されたレジスターモデルを要素としたレ
ジスターモデルライブラリー、12は、論理回路外部から
の入力信号を取り込む入力信号取り込みプログラムで動
作が規定された入力ポート、13は、論理回路外部へ信号
を送出する信号送出プログラムで動作が規定された出力
ポート、14は、入力ポート12と出力ポート13と、ゲート
モデルライブラリー10或はレジスタモデルライブラリー
11から取り出された回路要素群との接続関係によってシ
ミュレーション対象となる論理回路の構造を規定する回
路図エディター、15は、回路図エディター14によって規
定された構成要素群の接続関係から、各構成要素ごとに
規定されたゲート動作プログラム、エッジ検出プログラ
ム、遅延動作プログラム、レジスター動作プログラム、
入力信号取り込みプログラム、信号送出プログラムの実
行順序を規定し、シミュレーション対象となる論理回路
のシミュレーションプログラムを生成するするシミュレ
ーションプログラム生成装置、16は、シミュレーション
プログラム生成装置15によって生成されたシミュレーシ
ョンプログラム、17は、エッジ検出プログラム及び遅延
動作プログラムの時刻０における動作を規定するために
必要な、時刻（−１）におけるエッジ検出ピン及び遅延
ピンの入力値を０に規定する、レジスタモデル零初期化
装置、18は、シミュレーションの終了時刻を規定する、
シミュレーション終了時刻規定装置、19は、シミュレー
ションプログラム生成装置15により生成され、レジスタ
モデル零初期化装置17によって初期化されたシミュレー
ションプログラム16を、シミュレーション終了時刻規定
装置18で規定された、シミュレーション終了時刻まで実
行するシミュレーションプログラム実行装置である。
【０００９】以上のように構成された論理シミュレータ
ーについて、以下、（図１）、（図２）、（（図
３））、（図４）、（図５）、（図６）、及び（図７）
を用いて第１の実施例の動作を説明する。
ーについて、以下、（図１）、（図２）、（（図
３））、（図４）、（図５）、（図６）、及び（図７）
を用いて第１の実施例の動作を説明する。
【００１０】まず、（図２）は（図１）のゲートモデル
ライブラリー10の中のゲートモデルの一例を示すもので
あって、21は、ＯＲゲートのゲート動作プログラムであ
り、ａ入力、ｂ入力の現在の値から出力値が算出される
プログラムでＯＲゲートの動作が規定されている様子を
表わしている。
ライブラリー10の中のゲートモデルの一例を示すもので
あって、21は、ＯＲゲートのゲート動作プログラムであ
り、ａ入力、ｂ入力の現在の値から出力値が算出される
プログラムでＯＲゲートの動作が規定されている様子を
表わしている。
【００１１】（図３）は（図１）のレジスタモデルライ
ブラリー11の中のレジスタモデルの一例を示すものであ
って、31は、１時刻前の入力値を取り込む遅延動作プロ
グラムで動作が規定された遅延ピン、32は、現時刻の入
力値と１時刻前の入力値とから信号変化を検出するエッ
ジ検出プログラムで動作が規定されたエッジ検出ピン、
33は、上記遅延動作プログラム、34は、上記エッジ検出
プログラム、35は、上記エッジ検出ピンで検出されたエ
ッジ情報と上記遅延ピンで取り込まれた入力値から出力
値を算出するレジスター動作プログラムであり、遅延動
作プログラム、エッジ検出プログラム、レジスター動作
プログラムによって、Ｄフリップフロップの動作が規定
されている様子を表わしている。
ブラリー11の中のレジスタモデルの一例を示すものであ
って、31は、１時刻前の入力値を取り込む遅延動作プロ
グラムで動作が規定された遅延ピン、32は、現時刻の入
力値と１時刻前の入力値とから信号変化を検出するエッ
ジ検出プログラムで動作が規定されたエッジ検出ピン、
33は、上記遅延動作プログラム、34は、上記エッジ検出
プログラム、35は、上記エッジ検出ピンで検出されたエ
ッジ情報と上記遅延ピンで取り込まれた入力値から出力
値を算出するレジスター動作プログラムであり、遅延動
作プログラム、エッジ検出プログラム、レジスター動作
プログラムによって、Ｄフリップフロップの動作が規定
されている様子を表わしている。
【００１２】（図４）は、（図１）の入力ポート12を示
すものであって、41は、論理回路外部からの入力信号を
取り込む入力信号取り込みプログラムであり、上記プロ
グラムで入力ポートの動作が規定されている様子を表わ
している。
すものであって、41は、論理回路外部からの入力信号を
取り込む入力信号取り込みプログラムであり、上記プロ
グラムで入力ポートの動作が規定されている様子を表わ
している。
【００１３】（図５）は、（図１）の出力ポート13を示
すものであって、51は、論理回路外部へ信号を送出する
信号送出プログラムであり、上記プログラムで出力ポー
トの動作が規定されている様子を表わしている。
すものであって、51は、論理回路外部へ信号を送出する
信号送出プログラムであり、上記プログラムで出力ポー
トの動作が規定されている様子を表わしている。
【００１４】（図６）は、（図１）に示される回路図エ
ディター14に対する入力の一例であり、（図２）、（図
３）、（図４）、（図５）にように規定された構成要素
ごとのプログラムもあわせて示している。
ディター14に対する入力の一例であり、（図２）、（図
３）、（図４）、（図５）にように規定された構成要素
ごとのプログラムもあわせて示している。
【００１５】（図７）は、（図６）の論理回路に対する
シミュレーションプログラムの処理の流れを表わすフロ
ーチャートであり、構成要素ごとに規定されたプログラ
ムの実行順序を示している。プログラムの実行順序は、
シミュレーションプログラム生成装置15によって次のよ
うに決定されたのもである。
シミュレーションプログラムの処理の流れを表わすフロ
ーチャートであり、構成要素ごとに規定されたプログラ
ムの実行順序を示している。プログラムの実行順序は、
シミュレーションプログラム生成装置15によって次のよ
うに決定されたのもである。
【００１６】まず、全ての入力ポートの入力信号取り込
みプログラムを実行する。つまり（図６）中の入力信号
取り込みプログラム１、入力信号取り込みプログラム２
を実行する。この時、入力信号取り込みプログラム１、
入力信号取り込みプログラム２の実行順序はどちらが先
でもよい。つぎに、全ての遅延ピンの遅延動作プログラ
ムを実行する。つまり（図６）中の遅延動作プログラム
１、遅延動作プログラム２を実行する。この時、遅延動
作プログラム１、遅延動作プログラム２の実行順序はど
ちらが先でもよい。
みプログラムを実行する。つまり（図６）中の入力信号
取り込みプログラム１、入力信号取り込みプログラム２
を実行する。この時、入力信号取り込みプログラム１、
入力信号取り込みプログラム２の実行順序はどちらが先
でもよい。つぎに、全ての遅延ピンの遅延動作プログラ
ムを実行する。つまり（図６）中の遅延動作プログラム
１、遅延動作プログラム２を実行する。この時、遅延動
作プログラム１、遅延動作プログラム２の実行順序はど
ちらが先でもよい。
【００１７】また、遅延動作プログラムでは、１時刻前
の値を取り込む動作を行うが、時刻０における１時刻前
の値は、レジスタモデル零初期化装置17によって与えら
れた値０をとる。次に、ゲート動作プログラム、エッジ
検出プログラム、レジスター動作プログラムを、入力ポ
ートを始点とし、出力ポート及び遅延ピンを終点とする
信号の流れの順に実行する。つまり（図６）の場合、ま
ず入力ポート直後のＯＲゲートに規定されたゲート動作
プログラム１が実行される。続いて、ＯＲゲートの出力
が接続しているＲＥＧ１のエッジ検出プログラム１、レ
ジスタ動作プログラム１が実行され、ＲＥＧ１のｑ出
力、ｑｎ出力が算出される。ＲＥＧ１のｑｎ出力は遅延
ピンに接続しているので、ＲＥＧ１の遅延ピン（ｄ入
力）の値が更新され、この経路の処理は終了する。
の値を取り込む動作を行うが、時刻０における１時刻前
の値は、レジスタモデル零初期化装置17によって与えら
れた値０をとる。次に、ゲート動作プログラム、エッジ
検出プログラム、レジスター動作プログラムを、入力ポ
ートを始点とし、出力ポート及び遅延ピンを終点とする
信号の流れの順に実行する。つまり（図６）の場合、ま
ず入力ポート直後のＯＲゲートに規定されたゲート動作
プログラム１が実行される。続いて、ＯＲゲートの出力
が接続しているＲＥＧ１のエッジ検出プログラム１、レ
ジスタ動作プログラム１が実行され、ＲＥＧ１のｑ出
力、ｑｎ出力が算出される。ＲＥＧ１のｑｎ出力は遅延
ピンに接続しているので、ＲＥＧ１の遅延ピン（ｄ入
力）の値が更新され、この経路の処理は終了する。
【００１８】一方、ＲＥＧ１のｑ出力はＲＥＧ２のエッ
ジ検出ピンに接続しているので、更に処理が継続する。
つまりＲＥＧ２のエッジ検出プログラム２、レジスタ動
作プログラム２が実行され、ＲＥＧ２のｑ出力、ｑｎ出
力が算出される。ＲＥＧ２のｑｎ出力は遅延ピンに接続
しているので、ＲＥＧ２の遅延ピン（ｄ入力）の値が更
新され、この経路の処理は終了する。一方、ＲＥＧ２の
ｑ出力は出力ポートに接続しているので、この経路の処
理も終了する。これで、回路中の全ての出力ポート及び
遅延ピンの値が更新された。このゲート動作プログラ
ム、エッジ検出プログラム、レジスター動作プログラム
を、入力ポートを始点とし、出力ポート及び遅延ピンを
終点とする信号の流れの順に実行する処理に於て、エッ
ジ検出プログラムでは、現時刻の入力値と１時刻前の入
力値とから信号変化を検出するために１時刻前の値を検
査する必要があるが、時刻０における１時刻前の値は、
レジスタモデル零初期化装置17によって与えられた値０
をとる。
ジ検出ピンに接続しているので、更に処理が継続する。
つまりＲＥＧ２のエッジ検出プログラム２、レジスタ動
作プログラム２が実行され、ＲＥＧ２のｑ出力、ｑｎ出
力が算出される。ＲＥＧ２のｑｎ出力は遅延ピンに接続
しているので、ＲＥＧ２の遅延ピン（ｄ入力）の値が更
新され、この経路の処理は終了する。一方、ＲＥＧ２の
ｑ出力は出力ポートに接続しているので、この経路の処
理も終了する。これで、回路中の全ての出力ポート及び
遅延ピンの値が更新された。このゲート動作プログラ
ム、エッジ検出プログラム、レジスター動作プログラム
を、入力ポートを始点とし、出力ポート及び遅延ピンを
終点とする信号の流れの順に実行する処理に於て、エッ
ジ検出プログラムでは、現時刻の入力値と１時刻前の入
力値とから信号変化を検出するために１時刻前の値を検
査する必要があるが、時刻０における１時刻前の値は、
レジスタモデル零初期化装置17によって与えられた値０
をとる。
【００１９】最後に、信号送出プログラム１を実行した
後、時刻を１時刻進める。上に示したプログラムの流れ
を、シミュレーション終了時刻規定装置18によって規定
された時刻に達するまでシミュレーションプログラム実
行装置19において繰り返す。
後、時刻を１時刻進める。上に示したプログラムの流れ
を、シミュレーション終了時刻規定装置18によって規定
された時刻に達するまでシミュレーションプログラム実
行装置19において繰り返す。
【００２０】以上のように本実施例によれば、現時刻の
入力値から出力値を算出するゲート動作プログラムで動
作が規定されたゲートモデルを要素としたゲートモデル
ライブラリーと、現時刻の入力値と１時刻前の入力値と
から信号変化を検出するエッジ検出プログラムで動作が
規定されたエッジ検出ピンと、１時刻前の入力値を取り
込む遅延動作プログラムで動作が規定された遅延ピンと
を有し、上記エッジ検出ピンで検出されたエッジ情報と
上記遅延ピンで取り込まれた入力値から出力値を算出す
るレジスター動作プログラムで動作が規定されたレジス
ターモデルを要素としたレジスターモデルライブラリー
と、論理回路外部からの入力信号を取り込む入力信号取
り込みプログラムで動作が規定された入力ポートと、論
理回路外部へ信号を送出する信号送出プログラムで動作
が規定された出力ポートと、上記入力ポートと上記出力
ポートと上記ライブラリー群から取り出された回路要素
群との接続関係によってシミュレーション対象となる論
理回路の構造を規定する回路図エディターと、上記回路
図エディターによって規定された回路要素群の接続関係
から、各回路要素ごとに規定された上記ゲート動作プロ
グラム、エッジ検出プログラム、遅延動作プログラム、
レジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を０に規定する、レジスタモデル零初期化装置と、シ
ミュレーションの終了時刻を規定する、シミュレーショ
ン終了時刻規定装置と、上記シミュレーションプログラ
ム生成装置により生成され、上記レジスタモデル初期化
装置によって初期化されたシミュレーションプログラム
を、上記シミュレーション終了時刻規定装置で規定され
た、シミュレーション終了時刻まで実行するシミュレー
ションプログラム実行装置と、を備え、上記回路図エデ
ィターを用い、上記入力ポートと上記出力ポートと上記
ライブラリー群から取り出された回路要素群との接続関
係によってシミュレーション対象となる論理回路の構造
を規定し、上記規定された接続関係から、シミュレーシ
ョンプログラム生成装置によって、まず、第１の処理と
して、全ての入力ポートに与えられた入力信号取り込み
プログラムを実行し、次に、第２の処理として、全ての
レジスタモデルの遅延ピンに与えられた遅延動作プログ
ラムを実行し、さらに、第３の処理として、ゲートモデ
ルに与えられたゲート動作プログラム、レジスタモデル
に与えられたエッジ検出プログラム、レジスター動作プ
ログラムを、入力ポートを始点とし、出力ポート及び遅
延ピンを終点とする信号の流れの順に実行し、最後に、
回路中の全ての出力ポート及び遅延ピンの値が更新され
たら、出力ピンに与えられた信号送出プログラムを実行
した後、時刻を１時刻進め、第１の処理に戻るような一
連の処理をシミュレーション終了時刻まで繰り返すシミ
ュレーションプログラムを生成し、上記レジスタモデル
零初期化装置によって、時刻（ー１）における各レジス
タモデルの入力状態を０に規定し、上記シミュレーショ
ンプログラム実行装置によって、上記シミュレーション
プログラムを実行することによって、シミュレーション
実行前に、各論理素子の動作プログラムの実行順序は決
定されるシミュレーションの方式をとりながら、しかも
信号値の変化（イベント）に起因する動作のシミュレー
トも行えることとなる。
入力値から出力値を算出するゲート動作プログラムで動
作が規定されたゲートモデルを要素としたゲートモデル
ライブラリーと、現時刻の入力値と１時刻前の入力値と
から信号変化を検出するエッジ検出プログラムで動作が
規定されたエッジ検出ピンと、１時刻前の入力値を取り
込む遅延動作プログラムで動作が規定された遅延ピンと
を有し、上記エッジ検出ピンで検出されたエッジ情報と
上記遅延ピンで取り込まれた入力値から出力値を算出す
るレジスター動作プログラムで動作が規定されたレジス
ターモデルを要素としたレジスターモデルライブラリー
と、論理回路外部からの入力信号を取り込む入力信号取
り込みプログラムで動作が規定された入力ポートと、論
理回路外部へ信号を送出する信号送出プログラムで動作
が規定された出力ポートと、上記入力ポートと上記出力
ポートと上記ライブラリー群から取り出された回路要素
群との接続関係によってシミュレーション対象となる論
理回路の構造を規定する回路図エディターと、上記回路
図エディターによって規定された回路要素群の接続関係
から、各回路要素ごとに規定された上記ゲート動作プロ
グラム、エッジ検出プログラム、遅延動作プログラム、
レジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を０に規定する、レジスタモデル零初期化装置と、シ
ミュレーションの終了時刻を規定する、シミュレーショ
ン終了時刻規定装置と、上記シミュレーションプログラ
ム生成装置により生成され、上記レジスタモデル初期化
装置によって初期化されたシミュレーションプログラム
を、上記シミュレーション終了時刻規定装置で規定され
た、シミュレーション終了時刻まで実行するシミュレー
ションプログラム実行装置と、を備え、上記回路図エデ
ィターを用い、上記入力ポートと上記出力ポートと上記
ライブラリー群から取り出された回路要素群との接続関
係によってシミュレーション対象となる論理回路の構造
を規定し、上記規定された接続関係から、シミュレーシ
ョンプログラム生成装置によって、まず、第１の処理と
して、全ての入力ポートに与えられた入力信号取り込み
プログラムを実行し、次に、第２の処理として、全ての
レジスタモデルの遅延ピンに与えられた遅延動作プログ
ラムを実行し、さらに、第３の処理として、ゲートモデ
ルに与えられたゲート動作プログラム、レジスタモデル
に与えられたエッジ検出プログラム、レジスター動作プ
ログラムを、入力ポートを始点とし、出力ポート及び遅
延ピンを終点とする信号の流れの順に実行し、最後に、
回路中の全ての出力ポート及び遅延ピンの値が更新され
たら、出力ピンに与えられた信号送出プログラムを実行
した後、時刻を１時刻進め、第１の処理に戻るような一
連の処理をシミュレーション終了時刻まで繰り返すシミ
ュレーションプログラムを生成し、上記レジスタモデル
零初期化装置によって、時刻（ー１）における各レジス
タモデルの入力状態を０に規定し、上記シミュレーショ
ンプログラム実行装置によって、上記シミュレーション
プログラムを実行することによって、シミュレーション
実行前に、各論理素子の動作プログラムの実行順序は決
定されるシミュレーションの方式をとりながら、しかも
信号値の変化（イベント）に起因する動作のシミュレー
トも行えることとなる。
【００２１】以下、本発明の第２の一実施例について図
面を参照しながら説明する。（図８）は、本発明の第２
の実施例における論理シミュレーターの構成図である。
同図において、80は、ゲートモデルライブラリー、81
は、レジスターモデルライブラリー、82は、入力ポー
ト、83は、出力ポート、84は、回路図エディター、85
は、シミュレーションプログラム生成装置、86は、シミ
ュレーションプログラム、88は、シミュレーション終了
時刻規定装置、89は、シミュレーションプログラム実行
装置で、以上は、（図１）の構成と同様なものである。
（図１）の構成と異なるのは、レジスタモデル零初期化
装置17の代わりに、レジスタモデル不定初期化装置87、
を設けた点である。
面を参照しながら説明する。（図８）は、本発明の第２
の実施例における論理シミュレーターの構成図である。
同図において、80は、ゲートモデルライブラリー、81
は、レジスターモデルライブラリー、82は、入力ポー
ト、83は、出力ポート、84は、回路図エディター、85
は、シミュレーションプログラム生成装置、86は、シミ
ュレーションプログラム、88は、シミュレーション終了
時刻規定装置、89は、シミュレーションプログラム実行
装置で、以上は、（図１）の構成と同様なものである。
（図１）の構成と異なるのは、レジスタモデル零初期化
装置17の代わりに、レジスタモデル不定初期化装置87、
を設けた点である。
【００２２】以上のように構成された論理シミュレータ
ーについて、以下、（図８）、（図６）、及び（図７）
を用いて第２の実施例の動作を説明する。
ーについて、以下、（図８）、（図６）、及び（図７）
を用いて第２の実施例の動作を説明する。
【００２３】（図８）において、ゲートモデルライブラ
リー80、レジスタモデルライブラリー81、入力ポート8
2、出力ポート83、回路図エディター84、シミュレーシ
ョンプログラム生成装置85、シミュレーション終了時刻
規定装置88、シミュレーションプログラム実行装置89の
機能は各々、（図１）における、ゲートモデルライブラ
リー10、レジスタモデルライブラリー11、入力ポート1
2、出力ポート13、回路図エディター14、シミュレーシ
ョンプログラム生成装置15、シミュレーション終了時刻
規定装置18、シミュレーションプログラム実行装置19と
同様であるので、（図６）の論理回路に対するシミュレ
ーションプログラムの処理の流れを表わすフローチャー
トは、第２の実施例においても（図７）と同様になる
が、シミュレーションプログラムの時刻０における動作
は、レジスタモデル不定初期化装置87の機能によって第
１の実施例における動作と異なる。第２の実施例におけ
るシミュレーションプログラムの実行順序は、次のよう
になる。
リー80、レジスタモデルライブラリー81、入力ポート8
2、出力ポート83、回路図エディター84、シミュレーシ
ョンプログラム生成装置85、シミュレーション終了時刻
規定装置88、シミュレーションプログラム実行装置89の
機能は各々、（図１）における、ゲートモデルライブラ
リー10、レジスタモデルライブラリー11、入力ポート1
2、出力ポート13、回路図エディター14、シミュレーシ
ョンプログラム生成装置15、シミュレーション終了時刻
規定装置18、シミュレーションプログラム実行装置19と
同様であるので、（図６）の論理回路に対するシミュレ
ーションプログラムの処理の流れを表わすフローチャー
トは、第２の実施例においても（図７）と同様になる
が、シミュレーションプログラムの時刻０における動作
は、レジスタモデル不定初期化装置87の機能によって第
１の実施例における動作と異なる。第２の実施例におけ
るシミュレーションプログラムの実行順序は、次のよう
になる。
【００２４】まず、全ての入力ポートの入力信号取り込
みプログラムを実行する。つまり（図６）中の入力信号
取り込みプログラム１、入力信号取り込みプログラム２
を実行する。この時、入力信号取り込みプログラム１、
入力信号取り込みプログラム２の実行順序はどちらが先
でもよい。
みプログラムを実行する。つまり（図６）中の入力信号
取り込みプログラム１、入力信号取り込みプログラム２
を実行する。この時、入力信号取り込みプログラム１、
入力信号取り込みプログラム２の実行順序はどちらが先
でもよい。
【００２５】つぎに、全ての遅延ピンの遅延動作プログ
ラムを実行する。つまり（図６）中の遅延動作プログラ
ム１、遅延動作プログラム２を実行する。この時、遅延
動作プログラム１、遅延動作プログラム２の実行順序は
どちらが先でもよい。また、遅延動作プログラムでは、
１時刻前の値を取り込む動作を行うが、時刻０における
１時刻前の値は、レジスタモデル不定初期化装置87によ
って与えられた値Ｘをとる。Ｘとは、０であるか１であ
るか特定できない不定の値であることを示す論理値であ
る。次に、ゲート動作プログラム、エッジ検出プログラ
ム、レジスター動作プログラムを、入力ポートを始点と
し、出力ポート及び遅延ピンを終点とする信号の流れの
順に実行する。
ラムを実行する。つまり（図６）中の遅延動作プログラ
ム１、遅延動作プログラム２を実行する。この時、遅延
動作プログラム１、遅延動作プログラム２の実行順序は
どちらが先でもよい。また、遅延動作プログラムでは、
１時刻前の値を取り込む動作を行うが、時刻０における
１時刻前の値は、レジスタモデル不定初期化装置87によ
って与えられた値Ｘをとる。Ｘとは、０であるか１であ
るか特定できない不定の値であることを示す論理値であ
る。次に、ゲート動作プログラム、エッジ検出プログラ
ム、レジスター動作プログラムを、入力ポートを始点と
し、出力ポート及び遅延ピンを終点とする信号の流れの
順に実行する。
【００２６】つまり（図６）の場合、まず入力ポート直
後のＯＲゲートに規定されたゲート動作プログラム１が
実行される。続いて、ＯＲゲートの出力が接続している
ＲＥＧ１のエッジ検出プログラム１、レジスタ動作プロ
グラム１が実行され、ＲＥＧ１のｑ出力、ｑｎ出力が算
出される。ＲＥＧ１のｑｎ出力は遅延ピンに接続してい
るので、ＲＥＧ１の遅延ピン（ｄ入力）の値が更新さ
れ、この経路の処理は終了する。一方、ＲＥＧ１のｑ出
力はＲＥＧ２のエッジ検出ピンに接続しているので、更
に処理が継続する。つまりＲＥＧ２のエッジ検出プログ
ラム２、レジスタ動作プログラム２が実行され、ＲＥＧ
２のｑ出力、ｑｎ出力が算出される。ＲＥＧ２のｑｎ出
力は遅延ピンに接続しているので、ＲＥＧ２の遅延ピン
（ｄ入力）の値が更新され、この経路の処理は終了す
る。
後のＯＲゲートに規定されたゲート動作プログラム１が
実行される。続いて、ＯＲゲートの出力が接続している
ＲＥＧ１のエッジ検出プログラム１、レジスタ動作プロ
グラム１が実行され、ＲＥＧ１のｑ出力、ｑｎ出力が算
出される。ＲＥＧ１のｑｎ出力は遅延ピンに接続してい
るので、ＲＥＧ１の遅延ピン（ｄ入力）の値が更新さ
れ、この経路の処理は終了する。一方、ＲＥＧ１のｑ出
力はＲＥＧ２のエッジ検出ピンに接続しているので、更
に処理が継続する。つまりＲＥＧ２のエッジ検出プログ
ラム２、レジスタ動作プログラム２が実行され、ＲＥＧ
２のｑ出力、ｑｎ出力が算出される。ＲＥＧ２のｑｎ出
力は遅延ピンに接続しているので、ＲＥＧ２の遅延ピン
（ｄ入力）の値が更新され、この経路の処理は終了す
る。
【００２７】一方、ＲＥＧ２のｑ出力は出力ポートに接
続しているので、この経路の処理も終了する。これで、
回路中の全ての出力ポート及び遅延ピンの値が更新され
た。このゲート動作プログラム、エッジ検出プログラ
ム、レジスター動作プログラムを、入力ポートを始点と
し、出力ポート及び遅延ピンを終点とする信号の流れの
順に実行する処理に於て、エッジ検出プログラムでは、
現時刻の入力値と１時刻前の入力値とから信号変化を検
出するために１時刻前の値を検査する必要があるが、時
刻０における１時刻前の値は、レジスタモデル不定初期
化装置87によって与えられた値Ｘをとる。Ｘとは、０で
あるか１であるか特定できない不定の値であることを示
す論理値である。最後に、信号送出プログラム１を実行
した後、時刻を１時刻進める。上に示したプログラムの
流れを、シミュレーション終了時刻規定装置88によって
規定された時刻に達するまでシミュレーションプログラ
ム実行装置89において繰り返す。
続しているので、この経路の処理も終了する。これで、
回路中の全ての出力ポート及び遅延ピンの値が更新され
た。このゲート動作プログラム、エッジ検出プログラ
ム、レジスター動作プログラムを、入力ポートを始点と
し、出力ポート及び遅延ピンを終点とする信号の流れの
順に実行する処理に於て、エッジ検出プログラムでは、
現時刻の入力値と１時刻前の入力値とから信号変化を検
出するために１時刻前の値を検査する必要があるが、時
刻０における１時刻前の値は、レジスタモデル不定初期
化装置87によって与えられた値Ｘをとる。Ｘとは、０で
あるか１であるか特定できない不定の値であることを示
す論理値である。最後に、信号送出プログラム１を実行
した後、時刻を１時刻進める。上に示したプログラムの
流れを、シミュレーション終了時刻規定装置88によって
規定された時刻に達するまでシミュレーションプログラ
ム実行装置89において繰り返す。
【００２８】以上のように本実施例によれば、現時刻の
入力値から出力値を算出するゲート動作プログラムで動
作が規定されたゲートモデルを要素としたゲートモデル
ライブラリーと、現時刻の入力値と１時刻前の入力値と
から信号変化を検出するエッジ検出プログラムで動作が
規定されたエッジ検出ピンと、１時刻前の入力値を取り
込む遅延動作プログラムで動作が規定された遅延ピンと
を有し、上記エッジ検出ピンで検出されたエッジ情報と
上記遅延ピンで取り込まれた入力値から出力値を算出す
るレジスター動作プログラムで動作が規定されたレジス
ターモデルを要素としたレジスターモデルライブラリー
と、論理回路外部からの入力信号を取り込む入力信号取
り込みプログラムで動作が規定された入力ポートと、論
理回路外部へ信号を送出する信号送出プログラムで動作
が規定された出力ポートと、上記入力ポートと上記出力
ポートと上記ライブラリー群から取り出された回路要素
群との接続関係によってシミュレーション対象となる論
理回路の構造を規定する回路図エディターと、上記回路
図エディターによって規定された回路要素群の接続関係
から、各回路要素ごとに規定された上記ゲート動作プロ
グラム、エッジ検出プログラム、遅延動作プログラム、
レジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を０であるか１であるか特定できない値Ｘに規定す
る、レジスタモデル不定初期化装置と、シミュレーショ
ンの終了時刻を規定する、シミュレーション終了時刻規
定装置と、上記シミュレーションプログラム生成装置に
より生成され、上記レジスタモデル初期化装置によって
初期化されたシミュレーションプログラムを、上記シミ
ュレーション終了時刻規定装置で規定された、シミュレ
ーション終了時刻まで実行するシミュレーションプログ
ラム実行装置と、を備え、上記回路図エディターを用
い、上記入力ポートと上記出力ポートと上記ライブラリ
ー群から取り出された回路要素群との接続関係によって
シミュレーション対象となる論理回路の構造を規定し、
上記規定された接続関係から、シミュレーションプログ
ラム生成装置によって、まず、第１の処理として、全て
の入力ポートに与えられた入力信号取り込みプログラム
を実行し、次に、第２の処理として、全てのレジスタモ
デルの遅延ピンに与えられた遅延動作プログラムを実行
し、さらに、第３の処理として、ゲートモデルに与えら
れたゲート動作プログラム、レジスタモデルに与えられ
たエッジ検出プログラム、レジスター動作プログラム
を、入力ポートを始点とし、出力ポート及び遅延ピンを
終点とする信号の流れの順に実行し、最後に、回路中の
全ての出力ポート及び遅延ピンの値が更新されたら、出
力ピンに与えられた信号送出プログラムを実行した後、
時刻を１時刻進め、第１の処理に戻るような一連の処理
をシミュレーション終了時刻まで繰り返すシミュレーシ
ョンプログラムを生成し、上記レジスタモデル不定初期
化装置によって、時刻（ー１）における各レジスタモデ
ルの入力状態をＸに規定し、上記シミュレーションプロ
グラム実行装置によって、上記シミュレーションプログ
ラムを実行することによって、シミュレーション実行前
に、各論理素子の動作プログラムの実行順序は決定され
るシミュレーションの方式をとりながら、しかも信号値
の変化（イベント）に起因する動作のシミュレートも行
えることとなるり、しかも、初期状態が不定である論理
回路のシミュレーションが行えることとなる。
入力値から出力値を算出するゲート動作プログラムで動
作が規定されたゲートモデルを要素としたゲートモデル
ライブラリーと、現時刻の入力値と１時刻前の入力値と
から信号変化を検出するエッジ検出プログラムで動作が
規定されたエッジ検出ピンと、１時刻前の入力値を取り
込む遅延動作プログラムで動作が規定された遅延ピンと
を有し、上記エッジ検出ピンで検出されたエッジ情報と
上記遅延ピンで取り込まれた入力値から出力値を算出す
るレジスター動作プログラムで動作が規定されたレジス
ターモデルを要素としたレジスターモデルライブラリー
と、論理回路外部からの入力信号を取り込む入力信号取
り込みプログラムで動作が規定された入力ポートと、論
理回路外部へ信号を送出する信号送出プログラムで動作
が規定された出力ポートと、上記入力ポートと上記出力
ポートと上記ライブラリー群から取り出された回路要素
群との接続関係によってシミュレーション対象となる論
理回路の構造を規定する回路図エディターと、上記回路
図エディターによって規定された回路要素群の接続関係
から、各回路要素ごとに規定された上記ゲート動作プロ
グラム、エッジ検出プログラム、遅延動作プログラム、
レジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を０であるか１であるか特定できない値Ｘに規定す
る、レジスタモデル不定初期化装置と、シミュレーショ
ンの終了時刻を規定する、シミュレーション終了時刻規
定装置と、上記シミュレーションプログラム生成装置に
より生成され、上記レジスタモデル初期化装置によって
初期化されたシミュレーションプログラムを、上記シミ
ュレーション終了時刻規定装置で規定された、シミュレ
ーション終了時刻まで実行するシミュレーションプログ
ラム実行装置と、を備え、上記回路図エディターを用
い、上記入力ポートと上記出力ポートと上記ライブラリ
ー群から取り出された回路要素群との接続関係によって
シミュレーション対象となる論理回路の構造を規定し、
上記規定された接続関係から、シミュレーションプログ
ラム生成装置によって、まず、第１の処理として、全て
の入力ポートに与えられた入力信号取り込みプログラム
を実行し、次に、第２の処理として、全てのレジスタモ
デルの遅延ピンに与えられた遅延動作プログラムを実行
し、さらに、第３の処理として、ゲートモデルに与えら
れたゲート動作プログラム、レジスタモデルに与えられ
たエッジ検出プログラム、レジスター動作プログラム
を、入力ポートを始点とし、出力ポート及び遅延ピンを
終点とする信号の流れの順に実行し、最後に、回路中の
全ての出力ポート及び遅延ピンの値が更新されたら、出
力ピンに与えられた信号送出プログラムを実行した後、
時刻を１時刻進め、第１の処理に戻るような一連の処理
をシミュレーション終了時刻まで繰り返すシミュレーシ
ョンプログラムを生成し、上記レジスタモデル不定初期
化装置によって、時刻（ー１）における各レジスタモデ
ルの入力状態をＸに規定し、上記シミュレーションプロ
グラム実行装置によって、上記シミュレーションプログ
ラムを実行することによって、シミュレーション実行前
に、各論理素子の動作プログラムの実行順序は決定され
るシミュレーションの方式をとりながら、しかも信号値
の変化（イベント）に起因する動作のシミュレートも行
えることとなるり、しかも、初期状態が不定である論理
回路のシミュレーションが行えることとなる。
【００２９】以下、本発明の第３の実施例について図面
を参照しながら説明する。（図９）は、本発明の第３の
実施例における論理シミュレーターの構成図である。同
図において、90は、ゲートモデルライブラリー、91は、
レジスターモデルライブラリー、92は、入力ポート、93
は、出力ポート、94は、回路図エディター、95は、シミ
ュレーションプログラム生成装置、96は、シミュレーシ
ョンプログラム、88は、シミュレーション終了時刻規定
装置、99は、シミュレーションプログラム実行装置で、
以上は、（図１）の構成と同様なものである。（図１）
の構成と異なるのは、レジスタモデル零初期化装置17の
代わりに、レジスタモデルランダム初期化装置97、を設
けた点である。
を参照しながら説明する。（図９）は、本発明の第３の
実施例における論理シミュレーターの構成図である。同
図において、90は、ゲートモデルライブラリー、91は、
レジスターモデルライブラリー、92は、入力ポート、93
は、出力ポート、94は、回路図エディター、95は、シミ
ュレーションプログラム生成装置、96は、シミュレーシ
ョンプログラム、88は、シミュレーション終了時刻規定
装置、99は、シミュレーションプログラム実行装置で、
以上は、（図１）の構成と同様なものである。（図１）
の構成と異なるのは、レジスタモデル零初期化装置17の
代わりに、レジスタモデルランダム初期化装置97、を設
けた点である。
【００３０】以上のように構成された論理シミュレータ
ーについて、以下、（図９）、（図６）、及び（図７）
を用いて第３の実施例の動作を説明する。
ーについて、以下、（図９）、（図６）、及び（図７）
を用いて第３の実施例の動作を説明する。
【００３１】（図９）において、ゲートモデルライブラ
リー90、レジスタモデルライブラリー91、入力ポート9
2、出力ポート93、回路図エディター94、シミュレーシ
ョンプログラム生成装置95、シミュレーション終了時刻
規定装置98、シミュレーションプログラム実行装置99の
機能は各々、（図１）における、ゲートモデルライブラ
リー10、レジスタモデルライブラリー11、入力ポート1
2、出力ポート13、回路図エディター14、シミュレーシ
ョンプログラム生成装置15、シミュレーション終了時刻
規定装置18、シミュレーションプログラム実行装置19と
同様であるので、（図６）の論理回路に対するシミュレ
ーションプログラムの処理の流れを表わすフローチャー
トは、第３の実施例においても（図７）と同様になる
が、シミュレーションプログラムの時刻０における動作
は、レジスタモデルランダム初期化装置97の機能によっ
て第１の実施例における動作と異なる。第３の実施例に
おけるシミュレーションプログラムの実行順序は、次の
ようになる。
リー90、レジスタモデルライブラリー91、入力ポート9
2、出力ポート93、回路図エディター94、シミュレーシ
ョンプログラム生成装置95、シミュレーション終了時刻
規定装置98、シミュレーションプログラム実行装置99の
機能は各々、（図１）における、ゲートモデルライブラ
リー10、レジスタモデルライブラリー11、入力ポート1
2、出力ポート13、回路図エディター14、シミュレーシ
ョンプログラム生成装置15、シミュレーション終了時刻
規定装置18、シミュレーションプログラム実行装置19と
同様であるので、（図６）の論理回路に対するシミュレ
ーションプログラムの処理の流れを表わすフローチャー
トは、第３の実施例においても（図７）と同様になる
が、シミュレーションプログラムの時刻０における動作
は、レジスタモデルランダム初期化装置97の機能によっ
て第１の実施例における動作と異なる。第３の実施例に
おけるシミュレーションプログラムの実行順序は、次の
ようになる。
【００３２】まず、全ての入力ポートの入力信号取り込
みプログラムを実行する。つまり（図６）中の入力信号
取り込みプログラム１、入力信号取り込みプログラム２
を実行する。この時、入力信号取り込みプログラム１、
入力信号取り込みプログラム２の実行順序はどちらが先
でもよい。
みプログラムを実行する。つまり（図６）中の入力信号
取り込みプログラム１、入力信号取り込みプログラム２
を実行する。この時、入力信号取り込みプログラム１、
入力信号取り込みプログラム２の実行順序はどちらが先
でもよい。
【００３３】つぎに、全ての遅延ピンの遅延動作プログ
ラムを実行する。つまり（図６）中の遅延動作プログラ
ム１、遅延動作プログラム２を実行する。この時、遅延
動作プログラム１、遅延動作プログラム２の実行順序は
どちらが先でもよい。また、遅延動作プログラムでは、
１時刻前の値を取り込む動作を行うが、時刻０における
１時刻前の値は、レジスタモデルランダム初期化装置97
によって与えられた値をとる。この時レジスタモデルラ
ンダム初期化装置97は、無作為に０か１かの値を与え
る。
ラムを実行する。つまり（図６）中の遅延動作プログラ
ム１、遅延動作プログラム２を実行する。この時、遅延
動作プログラム１、遅延動作プログラム２の実行順序は
どちらが先でもよい。また、遅延動作プログラムでは、
１時刻前の値を取り込む動作を行うが、時刻０における
１時刻前の値は、レジスタモデルランダム初期化装置97
によって与えられた値をとる。この時レジスタモデルラ
ンダム初期化装置97は、無作為に０か１かの値を与え
る。
【００３４】次に、ゲート動作プログラム、エッジ検出
プログラム、レジスター動作プログラムを、入力ポート
を始点とし、出力ポート及び遅延ピンを終点とする信号
の流れの順に実行する。つまり（図６）の場合、まず入
力ポート直後のＯＲゲートに規定されたゲート動作プロ
グラム１が実行される。続いて、ＯＲゲートの出力が接
続しているＲＥＧ１のエッジ検出プログラム１、レジス
タ動作プログラム１が実行され、ＲＥＧ１のｑ出力、ｑ
ｎ出力が算出される。ＲＥＧ１のｑｎ出力は遅延ピンに
接続しているので、ＲＥＧ１の遅延ピン（ｄ入力）の値
が更新され、この経路の処理は終了する。一方、ＲＥＧ
１のｑ出力はＲＥＧ２のエッジ検出ピンに接続している
ので、更に処理が継続する。つまりＲＥＧ２のエッジ検
出プログラム２、レジスタ動作プログラム２が実行さ
れ、ＲＥＧ２のｑ出力、ｑｎ出力が算出される。ＲＥＧ
２のｑｎ出力は遅延ピンに接続しているので、ＲＥＧ２
の遅延ピン（ｄ入力）の値が更新され、この経路の処理
は終了する。
プログラム、レジスター動作プログラムを、入力ポート
を始点とし、出力ポート及び遅延ピンを終点とする信号
の流れの順に実行する。つまり（図６）の場合、まず入
力ポート直後のＯＲゲートに規定されたゲート動作プロ
グラム１が実行される。続いて、ＯＲゲートの出力が接
続しているＲＥＧ１のエッジ検出プログラム１、レジス
タ動作プログラム１が実行され、ＲＥＧ１のｑ出力、ｑ
ｎ出力が算出される。ＲＥＧ１のｑｎ出力は遅延ピンに
接続しているので、ＲＥＧ１の遅延ピン（ｄ入力）の値
が更新され、この経路の処理は終了する。一方、ＲＥＧ
１のｑ出力はＲＥＧ２のエッジ検出ピンに接続している
ので、更に処理が継続する。つまりＲＥＧ２のエッジ検
出プログラム２、レジスタ動作プログラム２が実行さ
れ、ＲＥＧ２のｑ出力、ｑｎ出力が算出される。ＲＥＧ
２のｑｎ出力は遅延ピンに接続しているので、ＲＥＧ２
の遅延ピン（ｄ入力）の値が更新され、この経路の処理
は終了する。
【００３５】一方、ＲＥＧ２のｑ出力は出力ポートに接
続しているので、この経路の処理も終了する。これで、
回路中の全ての出力ポート及び遅延ピンの値が更新され
た。この、ゲート動作プログラム、エッジ検出プログラ
ム、レジスター動作プログラムを、入力ポートを始点と
し、出力ポート及び遅延ピンを終点とする信号の流れの
順に実行する処理に於て、エッジ検出プログラムでは、
現時刻の入力値と１時刻前の入力値とから信号変化を検
出するために１時刻前の値を検査する必要があるが、時
刻０における１時刻前の値は、レジスタモデルランダム
初期化装置97によって与えられた値をとる。この時レジ
スタモデルランダム初期化装置97は、無作為に０か１か
の値を与える。最後に、信号送出プログラム１を実行し
た後、時刻を１時刻進める。上に示したプログラムの流
れを、シミュレーション終了時刻規定装置98によって規
定された時刻に達するまでシミュレーションプログラム
実行装置99において繰り返す。
続しているので、この経路の処理も終了する。これで、
回路中の全ての出力ポート及び遅延ピンの値が更新され
た。この、ゲート動作プログラム、エッジ検出プログラ
ム、レジスター動作プログラムを、入力ポートを始点と
し、出力ポート及び遅延ピンを終点とする信号の流れの
順に実行する処理に於て、エッジ検出プログラムでは、
現時刻の入力値と１時刻前の入力値とから信号変化を検
出するために１時刻前の値を検査する必要があるが、時
刻０における１時刻前の値は、レジスタモデルランダム
初期化装置97によって与えられた値をとる。この時レジ
スタモデルランダム初期化装置97は、無作為に０か１か
の値を与える。最後に、信号送出プログラム１を実行し
た後、時刻を１時刻進める。上に示したプログラムの流
れを、シミュレーション終了時刻規定装置98によって規
定された時刻に達するまでシミュレーションプログラム
実行装置99において繰り返す。
【００３６】以上のように本実施例によれば、現時刻の
入力値から出力値を算出するゲート動作プログラムで動
作が規定されたゲートモデルを要素としたゲートモデル
ライブラリーと、現時刻の入力値と１時刻前の入力値と
から信号変化を検出するエッジ検出プログラムで動作が
規定されたエッジ検出ピンと、１時刻前の入力値を取り
込む遅延動作プログラムで動作が規定された遅延ピンと
を有し、上記エッジ検出ピンで検出されたエッジ情報と
上記遅延ピンで取り込まれた入力値から出力値を算出す
るレジスター動作プログラムで動作が規定されたレジス
ターモデルを要素としたレジスターモデルライブラリー
と、論理回路外部からの入力信号を取り込む入力信号取
り込みプログラムで動作が規定された入力ポートと、論
理回路外部へ信号を送出する信号送出プログラムで動作
が規定された出力ポートと、上記入力ポートと上記出力
ポートと上記ライブラリー群から取り出された回路要素
群との接続関係によってシミュレーション対象となる論
理回路の構造を規定する回路図エディターと、上記回路
図エディターによって規定された回路要素群の接続関係
から、各回路要素ごとに規定された上記ゲート動作プロ
グラム、エッジ検出プログラム、遅延動作プログラム、
レジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を０であるか１であるか特定できない値Ｘに規定す
る、レジスタモデルランダム初期化装置と、シミュレー
ションの終了時刻を規定する、シミュレーション終了時
刻規定装置と、上記シミュレーションプログラム生成装
置により生成され、上記レジスタモデル初期化装置によ
って初期化されたシミュレーションプログラムを、上記
シミュレーション終了時刻規定装置で規定された、シミ
ュレーション終了時刻まで実行するシミュレーションプ
ログラム実行装置と、を備え、上記回路図エディターを
用い、上記入力ポートと上記出力ポートと上記ライブラ
リー群から取り出された回路要素群との接続関係によっ
てシミュレーション対象となる論理回路の構造を規定
し、上記規定された接続関係から、シミュレーションプ
ログラム生成装置によって、まず、第１の処理として、
全ての入力ポートに与えられた入力信号取り込みプログ
ラムを実行し、次に、第２の処理として、全てのレジス
タモデルの遅延ピンに与えられた遅延動作プログラムを
実行し、さらに、第３の処理として、ゲートモデルに与
えられたゲート動作プログラム、レジスタモデルに与え
られたエッジ検出プログラム、レジスター動作プログラ
ムを、入力ポートを始点とし、出力ポート及び遅延ピン
を終点とする信号の流れの順に実行し、最後に、回路中
の全ての出力ポート及び遅延ピンの値が更新されたら、
出力ピンに与えられた信号送出プログラムを実行した
後、時刻を１時刻進め、第１の処理に戻るような一連の
処理をシミュレーション終了時刻まで繰り返すシミュレ
ーションプログラムを生成し、上記レジスタモデルラン
ダム初期化装置によって、時刻（ー１）における各レジ
スタモデルの入力状態を０か１かに無作為に規定し、上
記シミュレーションプログラム実行装置によって、上記
シミュレーションプログラムを実行することによって、
シミュレーション実行前に、各論理素子の動作プログラ
ムの実行順序は決定されるシミュレーションの方式をと
りながら、しかも信号値の変化（イベント）に起因する
動作のシミュレートも行えることとなるり、しかも、初
期状態が無作為に０か１かになっているという実際の現
象に即した論理回路のシミュレーションが行えることと
なる。
入力値から出力値を算出するゲート動作プログラムで動
作が規定されたゲートモデルを要素としたゲートモデル
ライブラリーと、現時刻の入力値と１時刻前の入力値と
から信号変化を検出するエッジ検出プログラムで動作が
規定されたエッジ検出ピンと、１時刻前の入力値を取り
込む遅延動作プログラムで動作が規定された遅延ピンと
を有し、上記エッジ検出ピンで検出されたエッジ情報と
上記遅延ピンで取り込まれた入力値から出力値を算出す
るレジスター動作プログラムで動作が規定されたレジス
ターモデルを要素としたレジスターモデルライブラリー
と、論理回路外部からの入力信号を取り込む入力信号取
り込みプログラムで動作が規定された入力ポートと、論
理回路外部へ信号を送出する信号送出プログラムで動作
が規定された出力ポートと、上記入力ポートと上記出力
ポートと上記ライブラリー群から取り出された回路要素
群との接続関係によってシミュレーション対象となる論
理回路の構造を規定する回路図エディターと、上記回路
図エディターによって規定された回路要素群の接続関係
から、各回路要素ごとに規定された上記ゲート動作プロ
グラム、エッジ検出プログラム、遅延動作プログラム、
レジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を０であるか１であるか特定できない値Ｘに規定す
る、レジスタモデルランダム初期化装置と、シミュレー
ションの終了時刻を規定する、シミュレーション終了時
刻規定装置と、上記シミュレーションプログラム生成装
置により生成され、上記レジスタモデル初期化装置によ
って初期化されたシミュレーションプログラムを、上記
シミュレーション終了時刻規定装置で規定された、シミ
ュレーション終了時刻まで実行するシミュレーションプ
ログラム実行装置と、を備え、上記回路図エディターを
用い、上記入力ポートと上記出力ポートと上記ライブラ
リー群から取り出された回路要素群との接続関係によっ
てシミュレーション対象となる論理回路の構造を規定
し、上記規定された接続関係から、シミュレーションプ
ログラム生成装置によって、まず、第１の処理として、
全ての入力ポートに与えられた入力信号取り込みプログ
ラムを実行し、次に、第２の処理として、全てのレジス
タモデルの遅延ピンに与えられた遅延動作プログラムを
実行し、さらに、第３の処理として、ゲートモデルに与
えられたゲート動作プログラム、レジスタモデルに与え
られたエッジ検出プログラム、レジスター動作プログラ
ムを、入力ポートを始点とし、出力ポート及び遅延ピン
を終点とする信号の流れの順に実行し、最後に、回路中
の全ての出力ポート及び遅延ピンの値が更新されたら、
出力ピンに与えられた信号送出プログラムを実行した
後、時刻を１時刻進め、第１の処理に戻るような一連の
処理をシミュレーション終了時刻まで繰り返すシミュレ
ーションプログラムを生成し、上記レジスタモデルラン
ダム初期化装置によって、時刻（ー１）における各レジ
スタモデルの入力状態を０か１かに無作為に規定し、上
記シミュレーションプログラム実行装置によって、上記
シミュレーションプログラムを実行することによって、
シミュレーション実行前に、各論理素子の動作プログラ
ムの実行順序は決定されるシミュレーションの方式をと
りながら、しかも信号値の変化（イベント）に起因する
動作のシミュレートも行えることとなるり、しかも、初
期状態が無作為に０か１かになっているという実際の現
象に即した論理回路のシミュレーションが行えることと
なる。
【００３７】
【発明の効果】以上のように本発明は、現時刻の入力値
から出力値を算出するゲート動作プログラムで動作が規
定されたゲートモデルを要素としたゲートモデルライブ
ラリーと、現時刻の入力値と１時刻前の入力値とから信
号変化を検出するエッジ検出プログラムで動作が規定さ
れたエッジ検出ピンと、１時刻前の入力値を取り込む遅
延動作プログラムで動作が規定された遅延ピンとを有
し、上記エッジ検出ピンで検出されたエッジ情報と上記
遅延ピンで取り込まれた入力値から出力値を算出するレ
ジスター動作プログラムで動作が規定されたレジスター
モデルを要素としたレジスターモデルライブラリーと、
論理回路外部からの入力信号を取り込む入力信号取り込
みプログラムで動作が規定された入力ポートと、論理回
路外部へ信号を送出する信号送出プログラムで動作が規
定された出力ポートと、上記入力ポートと上記出力ポー
トと上記ライブラリー群から取り出された回路要素群と
の接続関係によってシミュレーション対象となる論理回
路の構造を規定する回路図エディターと、上記回路図エ
ディターによって規定された回路要素群の接続関係か
ら、各回路要素ごとに規定された上記ゲート動作プログ
ラム、エッジ検出プログラム、遅延動作プログラム、レ
ジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を規定する、レジスタモデル初期化装置と、シミュレ
ーションの終了時刻を規定する、シミュレーション終了
時刻規定装置と、上記シミュレーションプログラム生成
装置により生成され、上記レジスタモデル初期化装置に
よって初期化されたシミュレーションプログラムを、上
記シミュレーション終了時刻規定装置で規定された、シ
ミュレーション終了時刻まで実行するシミュレーション
プログラム実行装置と、を設け、上記回路図エディター
を用い、上記入力ポートと上記出力ポートと上記ライブ
ラリー群から取り出された回路要素群との接続関係によ
ってシミュレーション対象となる論理回路の構造を規定
し、上記規定された接続関係から、シミュレーションプ
ログラム生成装置によって、まず、第１の処理として、
全ての入力ポートに与えられた入力信号取り込みプログ
ラムを実行し、次に、第２の処理として、全てのレジス
タモデルの遅延ピンに与えられた遅延動作プログラムを
実行し、さらに、第３の処理として、ゲートモデルに与
えられたゲート動作プログラム、レジスタモデルに与え
られたエッジ検出プログラム、レジスター動作プログラ
ムを、入力ポートを始点とし、出力ポート及び遅延ピン
を終点とする信号の流れの順に実行し、最後に、回路中
の全ての出力ポート及び遅延ピンの値が更新されたら、
出力ピンに与えられた信号送出プログラムを実行した
後、時刻を１時刻進め、第１の処理に戻るような一連の
処理をシミュレーション終了時刻まで繰り返すシミュレ
ーションプログラムを生成し、上記レジスタモデル初期
化装置によって、時刻（ー１）における各レジスタモデ
ルの入力状態を規定し、上記シミュレーションプログラ
ム実行装置によって、上記シミュレーションプログラム
を実行することによって、シミュレーション実行前に、
各論理素子の動作プログラムの実行順序は決定されるシ
ミュレーションの方式をとりながら、しかも信号値の変
化（イベント）に起因する動作のシミュレートも行える
こととなる。
から出力値を算出するゲート動作プログラムで動作が規
定されたゲートモデルを要素としたゲートモデルライブ
ラリーと、現時刻の入力値と１時刻前の入力値とから信
号変化を検出するエッジ検出プログラムで動作が規定さ
れたエッジ検出ピンと、１時刻前の入力値を取り込む遅
延動作プログラムで動作が規定された遅延ピンとを有
し、上記エッジ検出ピンで検出されたエッジ情報と上記
遅延ピンで取り込まれた入力値から出力値を算出するレ
ジスター動作プログラムで動作が規定されたレジスター
モデルを要素としたレジスターモデルライブラリーと、
論理回路外部からの入力信号を取り込む入力信号取り込
みプログラムで動作が規定された入力ポートと、論理回
路外部へ信号を送出する信号送出プログラムで動作が規
定された出力ポートと、上記入力ポートと上記出力ポー
トと上記ライブラリー群から取り出された回路要素群と
の接続関係によってシミュレーション対象となる論理回
路の構造を規定する回路図エディターと、上記回路図エ
ディターによって規定された回路要素群の接続関係か
ら、各回路要素ごとに規定された上記ゲート動作プログ
ラム、エッジ検出プログラム、遅延動作プログラム、レ
ジスター動作プログラム、入力信号取り込みプログラ
ム、信号送出プログラムの実行順序を規定し、シミュレ
ーション対象となる論理回路のシミュレーションプログ
ラムを生成するするシミュレーションプログラム生成装
置と、上記、エッジ検出プログラム及び遅延動作プログ
ラムの時刻０における動作を規定するために必要な、時
刻（−１）におけるエッジ検出ピン及び遅延ピンの入力
値を規定する、レジスタモデル初期化装置と、シミュレ
ーションの終了時刻を規定する、シミュレーション終了
時刻規定装置と、上記シミュレーションプログラム生成
装置により生成され、上記レジスタモデル初期化装置に
よって初期化されたシミュレーションプログラムを、上
記シミュレーション終了時刻規定装置で規定された、シ
ミュレーション終了時刻まで実行するシミュレーション
プログラム実行装置と、を設け、上記回路図エディター
を用い、上記入力ポートと上記出力ポートと上記ライブ
ラリー群から取り出された回路要素群との接続関係によ
ってシミュレーション対象となる論理回路の構造を規定
し、上記規定された接続関係から、シミュレーションプ
ログラム生成装置によって、まず、第１の処理として、
全ての入力ポートに与えられた入力信号取り込みプログ
ラムを実行し、次に、第２の処理として、全てのレジス
タモデルの遅延ピンに与えられた遅延動作プログラムを
実行し、さらに、第３の処理として、ゲートモデルに与
えられたゲート動作プログラム、レジスタモデルに与え
られたエッジ検出プログラム、レジスター動作プログラ
ムを、入力ポートを始点とし、出力ポート及び遅延ピン
を終点とする信号の流れの順に実行し、最後に、回路中
の全ての出力ポート及び遅延ピンの値が更新されたら、
出力ピンに与えられた信号送出プログラムを実行した
後、時刻を１時刻進め、第１の処理に戻るような一連の
処理をシミュレーション終了時刻まで繰り返すシミュレ
ーションプログラムを生成し、上記レジスタモデル初期
化装置によって、時刻（ー１）における各レジスタモデ
ルの入力状態を規定し、上記シミュレーションプログラ
ム実行装置によって、上記シミュレーションプログラム
を実行することによって、シミュレーション実行前に、
各論理素子の動作プログラムの実行順序は決定されるシ
ミュレーションの方式をとりながら、しかも信号値の変
化（イベント）に起因する動作のシミュレートも行える
こととなる。
【図１】本発明の第１の実施例における論理シミュレー
ターの構成図
ターの構成図
【図２】ゲート動作プログラムによって定義された、ゲ
ートモデルの一例を示す図
ートモデルの一例を示す図
【図３】遅延動作プログラム、エッジ検出プログラム、
レジスター動作プログラムによって定義された、レジス
タモデルの一例を示す図
レジスター動作プログラムによって定義された、レジス
タモデルの一例を示す図
【図４】入力信号取り込みプログラムによって定義され
た、入力ポートを示す図
た、入力ポートを示す図
【図５】信号送出プログラムによって定義された、出力
ポートを示す図
ポートを示す図
【図６】回路図エディターに対する論理回路の入力例を
示す図
示す図
【図７】入力例に対するシミュレーションプログラムの
処理の流れを表わす図
処理の流れを表わす図
【図８】本発明の第２の実施例における論理シミュレー
ターの構成図
ターの構成図
【図９】本発明の第３の実施例における論理シミュレー
ターの構成図
ターの構成図
１０、８０、９０ ゲートモデルライブラリー １１、８１、９１ レジスタモデルライブラリー １２、８２、９２ 入力ポート １３、８３、９３ 出力ポート １４、８４、９４ 回路図エテ゛ィター １５、８５、９５ シミュレーションプログラム生成装
置 １６、８６、９６ シミュレーションプログラム １７ レジスタモデル零初期化装置 １８、８８、９８ シミュレーション終了時刻規定装置 １９、８９、９９ シミュレーションプログラム実行装
置 ２１ ゲート動作プログラム ３１ 遅延ピン ３２ エッジ検出ピン ３３ 遅延動作プログラム ３４ エッジ検出プログラム ３５ レジスタ動作プログラム ４１ 入力信号取り込みプログラム ５１ 信号送出プログラム ８７ レジスタモデル不定初期化装置 ９７ レジスタモデルランダム初期化装置
置 １６、８６、９６ シミュレーションプログラム １７ レジスタモデル零初期化装置 １８、８８、９８ シミュレーション終了時刻規定装置 １９、８９、９９ シミュレーションプログラム実行装
置 ２１ ゲート動作プログラム ３１ 遅延ピン ３２ エッジ検出ピン ３３ 遅延動作プログラム ３４ エッジ検出プログラム ３５ レジスタ動作プログラム ４１ 入力信号取り込みプログラム ５１ 信号送出プログラム ８７ レジスタモデル不定初期化装置 ９７ レジスタモデルランダム初期化装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 G06F 11/25 G01R 31/28
Claims (4)
- 【請求項１】 現時刻の入力値から出力値を算出するゲ
ート動作プログラムで動作が規定されたゲートモデルを
要素としたゲートモデルライブラリーと、現時刻の入力
値と１時刻前の入力値とから信号変化を検出するエッジ
検出プログラムで動作が規定されたエッジ検出ピンと、
１時刻前の入力値を取り込む遅延動作プログラムで動作
が規定された遅延ピンとを有し、上記エッジ検出ピンで
検出されたエッジ情報と上記遅延ピンで取り込まれた入
力値から出力値を算出するレジスター動作プログラムで
動作が規定されたレジスターモデルを要素としたレジス
ターモデルライブラリーと、論理回路外部からの入力信
号を取り込む入力信号取り込みプログラムで動作が規定
された入力ポートと、論理回路外部へ信号を送出する信
号送出プログラムで動作が規定された出力ポートと、上
記入力ポートと上記出力ポートと上記ライブラリー群か
ら取り出された回路要素群との接続関係によってシミュ
レーション対象となる論理回路の構造を規定する回路図
エディターと、上記回路図エディターによって規定され
た回路要素群の接続関係から、各回路要素ごとに規定さ
れた上記ゲート動作プログラム、エッジ検出プログラ
ム、遅延動作プログラム、レジスター動作プログラム、
入力信号取り込みプログラム、信号送出プログラムの実
行順序を規定し、シミュレーション対象となる論理回路
のシミュレーションプログラムを生成するするシミュレ
ーションプログラム生成装置と、上記、エッジ検出プロ
グラム及び遅延動作プログラムの時刻０における動作を
規定するために必要な、時刻（−１）におけるエッジ検
出ピン及び遅延ピンの入力値を０に規定する、レジスタ
モデル零初期化態規定装置と、シミュレーションの終了
時刻を規定する、シミュレーション終了時刻規定装置
と、上記シミュレーションプログラム生成装置により生
成され、上記レジスタモデル零初期化装置によって初期
化されたシミュレーションプログラムを、上記シミュレ
ーション終了時刻規定装置で規定された、シミュレーシ
ョン終了時刻まで実行するシミュレーションプログラム
実行装置と、を有した論理シミュレーター。 - 【請求項２】 現時刻の入力値から出力値を算出するゲ
ート動作プログラムで動作が規定されたゲートモデルを
要素としたゲートモデルライブラリーと、現時刻の入力
値と１時刻前の入力値とから信号変化を検出するエッジ
検出プログラムで動作が規定されたエッジ検出ピンと、
１時刻前の入力値を取り込む遅延動作プログラムで動作
が規定された遅延ピンとを有し、上記エッジ検出ピンで
検出されたエッジ情報と上記遅延ピンで取り込まれた入
力値から出力値を算出するレジスター動作プログラムで
動作が規定されたレジスターモデルを要素としたレジス
ターモデルライブラリーと、論理回路外部からの入力信
号を取り込む入力信号取り込みプログラムで動作が規定
された入力ポートと、論理回路外部へ信号を送出する信
号送出プログラムで動作が規定された出力ポートと、上
記入力ポートと上記出力ポートと上記ライブラリー群か
ら取り出された回路要素群との接続関係によってシミュ
レーション対象となる論理回路の構造を規定する回路図
エディターと、上記回路図エディターによって規定され
た回路要素群の接続関係から、各回路要素ごとに規定さ
れた上記ゲート動作プログラム、エッジ検出プログラ
ム、遅延動作プログラム、レジスター動作プログラム、
入力信号取り込みプログラム、信号送出プログラムの実
行順序を規定し、シミュレーション対象となる論理回路
のシミュレーションプログラムを生成するするシミュレ
ーションプログラム生成装置と、上記、エッジ検出プロ
グラム及び遅延動作プログラムの時刻０における動作を
規定するために必要な、時刻（−１）におけるエッジ検
出ピン及び遅延ピンの入力値を０であるか１であるか特
定できない値Ｘに規定する、レジスタモデル不定初期化
装置と、シミュレーションの終了時刻を規定する、シミ
ュレーション終了時刻規定装置と、上記シミュレーショ
ンプログラム生成装置により生成され、上記レジスタモ
デル不定初期化装置によって初期化されたシミュレーシ
ョンプログラムを、上記シミュレーション終了時刻規定
装置で規定された、シミュレーション終了時刻まで実行
するシミュレーションプログラム実行装置と、を有した
論理シミュレーター。 - 【請求項３】 現時刻の入力値から出力値を算出するゲ
ート動作プログラムで動作が規定されたゲートモデルを
要素としたゲートモデルライブラリーと、現時刻の入力
値と１時刻前の入力値とから信号変化を検出するエッジ
検出プログラムで動作が規定されたエッジ検出ピンと、
１時刻前の入力値を取り込む遅延動作プログラムで動作
が規定された遅延ピンとを有し、上記エッジ検出ピンで
検出されたエッジ情報と上記遅延ピンで取り込まれた入
力値から出力値を算出するレジスター動作プログラムで
動作が規定されたレジスターモデルを要素としたレジス
ターモデルライブラリーと、論理回路外部からの入力信
号を取り込む入力信号取り込みプログラムで動作が規定
された入力ポートと、論理回路外部へ信号を送出する信
号送出プログラムで動作が規定された出力ポートと、上
記入力ポートと上記出力ポートと上記ライブラリー群か
ら取り出された回路要素群との接続関係によってシミュ
レーション対象となる論理回路の構造を規定する回路図
エディターと、上記回路図エディターによって規定され
た回路要素群の接続関係から、各回路要素ごとに規定さ
れた上記ゲート動作プログラム、エッジ検出プログラ
ム、遅延動作プログラム、レジスター動作プログラム、
入力信号取り込みプログラム、信号送出プログラムの実
行順序を規定し、シミュレーション対象となる論理回路
のシミュレーションプログラムを生成するするシミュレ
ーションプログラム生成装置と、上記、エッジ検出プロ
グラム及び遅延動作プログラムの時刻０における動作を
規定するために必要な、時刻（−１）におけるエッジ検
出ピン及び遅延ピンの入力値を１或は０にランダムに規
定する、レジスタモデルランダム初期化装置と、シミュ
レーションの終了時刻を規定する、シミュレーション終
了時刻規定装置と、上記シミュレーションプログラム生
成装置により生成され、上記レジスタモデルランダム初
期化装置によって初期化されたシミュレーションプログ
ラムを、上記シミュレーション終了時刻規定装置で規定
された、シミュレーション終了時刻まで実行するシミュ
レーションプログラム実行装置と、を有した論理シミュ
レーター。 - 【請求項４】 シミュレーションプログラム生成装置
は、第１の処理として、全ての入力ポートの入力信号取
り込みプログラムを実行し、第２の処理として、全ての
遅延ピンの遅延動作プログラムを実行し、第３の処理と
して、ゲート動作プログラム、エッジ検出プログラム、
レジスター動作プログラムを、入力ポートを始点とし、
出力ポート及び遅延ピンを終点とする信号の流れの順に
実行し、第４の処理として、回路中の全ての出力ポート
及び遅延ピンの値が更新されたら、信号送出プログラム
を実行した後、時刻を１時刻進め、第１の処理に戻るよ
うな一連の処理をシミュレーション終了時刻まで繰り返
すシミュレーションプログラムを生成することを特徴と
する請求項１，２または３のいずれかに記載の論理シミ
ュレーター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180873A JP2961969B2 (ja) | 1991-07-22 | 1991-07-22 | 論理シミュレーター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180873A JP2961969B2 (ja) | 1991-07-22 | 1991-07-22 | 論理シミュレーター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528217A JPH0528217A (ja) | 1993-02-05 |
| JP2961969B2 true JP2961969B2 (ja) | 1999-10-12 |
Family
ID=16090839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180873A Expired - Fee Related JP2961969B2 (ja) | 1991-07-22 | 1991-07-22 | 論理シミュレーター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961969B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4941365B2 (ja) * | 2008-03-13 | 2012-05-30 | オムロン株式会社 | 産業用コントローラ |
| JP6393513B2 (ja) * | 2014-04-30 | 2018-09-19 | パナソニック デバイスＳｕｎｘ株式会社 | プログラマブルコントローラ及びプログラム開発支援装置 |
-
1991
- 1991-07-22 JP JP3180873A patent/JP2961969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528217A (ja) | 1993-02-05 |
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