JPH0374050U - - Google Patents

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JPH0374050U
JPH0374050U JP13489789U JP13489789U JPH0374050U JP H0374050 U JPH0374050 U JP H0374050U JP 13489789 U JP13489789 U JP 13489789U JP 13489789 U JP13489789 U JP 13489789U JP H0374050 U JPH0374050 U JP H0374050U
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cpu
abnormality detection
memory
detection circuit
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【図面の簡単な説明】
第1図は本案の一実施例の構成図、第2図はプ
ログラムコードメモリと同一アドレス空間に対に
配置された区別コードメモリの関係図である。 1……CPU、2……プログラムコードメモリ
、3……区別コードメモリ、4……トレースメモ
リ、5……異常検出回路、6……トレース制御回
路。

Claims (1)

  1. 【実用新案登録請求の範囲】 1 CPUとそれを動作させるプログラムコード
    を保持するメモリとによつて構成されるコンピユ
    ータシステムにおいて、プログラムコードを保持
    したメモリ内のオペコードと他のコードを区別す
    る区別コードを保持したメモリと、CPUがオペ
    コードをフエツチする時にオペコード以外のデー
    タが入つているアドレスを参照した場合にCPU
    が暴走したと判定する異常検出回路と、CPUの
    アドレスバスが変化するたびにアドレス及びデー
    タを記憶し続けるトレースメモリから成り、異常
    検出回路が異常を検出するとトレースメモリのト
    レースを停止させ異常検出点までのCPUの動き
    をトレースメモリに残すことを特徴とするCPU
    動作監視装置。 2 請求範囲第1項において、CPUがオペコー
    ドをフエツチする以外の時にオペコードのデータ
    が入つているアドレスを参照した場合異常検出回
    路が、CPUの暴走と判定するように構成したこ
    とを特徴とするCPU動作監視装置。
JP13489789U 1989-11-22 1989-11-22 Pending JPH0374050U (ja)

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JP13489789U JPH0374050U (ja) 1989-11-22 1989-11-22

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JPH0374050U true JPH0374050U (ja) 1991-07-25

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ID=31682200

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