JPH0372217A - アブソリュートエンコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明はアブソリュートエンコーダに関するものであ
る。

［従来の技術］ 特開昭６３−２３１２１５号公報には、符号板のトラッ
クのアブソリュートパターンコードを検出器によって所
定ビット数ずつ並列に読取り、電源投入時などにその読
取出力を同じビット数のＭ系列信号を発生するシフトレ
ジスタの出力と順次比較することにより符号板の前記コ
ードが示すべき絶対位置を照合するアブソリュートエン
コーダが示されている。

この従来のアブソリュートエンコーダでは、前記シフト
レジスタは排他的論理和ゲート回路を含む論理回路によ
って２に個のにビットの二進数からなる数列（所謂拡張
Ｍ系列）の乱数をクロック信号の到来ごとに順次発生す
る回路を構成している。

［発明が解決しようとするＨ題］ 前記従来のアブソリュートエンコーダでは、検出器から
の読取出力の照合のための参照コード信号を論理回路に
よって発生しているので、参照コード信号はＭ系列のコ
ードｆｓ号に限られ、従って符号板のアブソリュートパ
ターンの全コード信号数も２にとしなければならず、エ
ンコーダのスケール目盛の選択が限定される結果となっ
ている。

ｌトラック形式のアブソリュートパターンを構成するこ
とのできる二進数の数列をここでは周期列と呼ぶが、前
記のＭ系列のものはその一部であるに過ぎない。

汎用のアブソリュートエンコーダでは、例えば一回転３
６０度に対応させる場合やフルスケールを１０’（ｎは
整数）目盛りにする場合などが多く要求されるが、これ
ら２の幕数に対応しない信号数の数列はＭ系列以外の周
期列から選ばなければならない。

ところが、二進論理回路によってＭ系列以外の周期列の
参照コード信号を発生させることは実質的に不可能であ
る。

この発明は、符号板のアブソリュートパターンが２の幕
数に対応しない信号数の数列を構成する場合でもＭ系列
以外の周期列の参照コード信号で検出器の読取出力を照
合することのできるｌトラック形式のアブソリュートパ
ターンによるアブソリュートエンコーダを提供しようと
するものである。

［課題を解決するための手段］ 前述の課題は特許請求の範囲の各請求項に記載された発
明によって解決される。

すなわち、請求項１に記載の発明に係るアブソリュート
エンコーダでは、アブソリュートパターンを有するトラ
ックを設けた符号板と、この符号板に対して前記トラッ
クの長手方向に相対移動可能な検出器と、該検出器から
出力されるアブソリエートコード信号を別に与えられる
参照コード信号と順次比較することにより前記アブソリ
ュートコード信号が示すべき絶対位置を照合する照合手
段とを備えたものにおいて、 前記照合手段に、前記参照コード信号として周期列の数
列を構成する二進コード信号を記憶内容にもつ記憶手段
を設けである。

また、請求項２に記載の発明に係るアブソリュートエン
コーダでは、前記記憶手段に加えて、前記順次比較のた
めの基準クロック信号を発生するクロック信号発生手段
と、前記基準クロック信号に基づいて前記記憶手段に順
次読出アドレス信号を与えるアドレスカウンタ手段と、
前記記憶手段から順次読み出される参照コード信号が前
記検出器から出力されているアブソリュートコード信号
と一致するまでの前記基準クロック信号を計数するカウ
ンタ手段とを前記照合手段に設けである。

更に、請求項３に記載の発明に係るアブソリュートエン
コーダでは、前記記憶手段に加えて、前記順次比較のた
めの基準クロック信号を発生するクロック信号発生手段
と、前記基準クロック信号に基づいて前記記憶手段に順
次読出アドレス信号を与えるアドレスカウンタ手段と、
前記記憶手段から順次読み出される参照コード信号が前
記検出器から出力されているアブソリュートコード信号
と一致したときの前記アドレスカウンタ手段の出力信号
を転送するための出力手段とを前記照合手段に設けであ
る。

［作　用］ 請求項１に記載の発明に係るアブソリュートエンコーダ
において、例えば電源投入時には、その時点で検出器が
読み取っている位置のアブソリュートパターンに相当す
る二進数のアブソリュートコード信号が出力される。一
方、照合手段中の記憶手段には、符号板のアブソリュー
トパターンが前記検出器によって順番に読み取られたと
きに生じるのと同じコード内容で周期列の同じ順序の数
列を構成する二進コード信号が参照コード信号として予
め書込まれている。この記憶手段は前記電源没入と共に
例えば先頭アドレスから順に読出アクセスを受け、この
ようにして順次読み出される参照コード信号を、コード
内容について前記検出器から出力されているアブソリュ
ートコード信号と順次照合比較する。この照合比較によ
って両者のコード内容の一致が検出されたとき、そのと
きの検出器出力で与えられる符号板上の絶対位置は、記
憶手段のアクセス回数または一致検出時点のアドレスか
ら一義的に検出可能である。

請求項２に記載された発明は、前°記比較照合に伴う絶
対位置の検出のためのひとつの方式を構成要件に含んで
いる。すなわち、請求項２に記載された発明では、前記
照合手段は、前記記憶手段に加えて、前記順次比較のた
めの基準クロック信号を発生するクロック信号発生手段
と、前記基準クロック信号（基づいて前記記憶手段に順
次読出アドレス信号を与えるアドレスカウンタ手段と、
前記記憶手段から順次読み出される参照コード信号が前
記検出器から出力されているアブソリュートコード信号
と一致するまでの前記基準クロック信号を計数するカウ
ンタ手段とを備えており、前記比較照合によって検出器
出力と記憶手段の読出参照コード信号とのコード内容の
一致が検出されたときに、何番目のアドレスでこの一致
が検出されたかが前記カウンタ手段で検出される。

請求項３に記載された発明は、前記比較照合に伴う絶対
位置の検出のための別の方式を構成要件に含んでいる。

すなわち、請求項３に記載された発明では、前記照合手
段は、前記記憶手段に加えて、前記順次比較のための基
準クロック信号を発生するクロック信号発生手段と、前
記基準クロック信号に基づいて前記記憶手段に順次読出
アドレス信号を与えるアドレスカウンタ手段と、前記記
憶手段から順次読み出される参照コード信号が前記検出
器から出力されているアブソリュートコード信号と一致
したときの前記アドレスカウンタ手段の出力信号を転送
するための出力手段部を備えており、前記比較照合によ
って検出器出力と記憶手段の続出参照コード信号とのコ
ード内容の一致が検出されたときに、そのときのアドレ
スカウンタ手段のアドレス出力内容が並列信号のまま或
はそれを直列信号に変換して前記出力手段から転送出力
される。

いずれにせよ本発明において比較照合の一致時点で得ら
れる符号板上の絶対位置は、一致検出時点までの記憶手
段のアクセス回数または一致検出時点の記憶手段のアド
レス内容から一義的に検出されるが、これによって検出
された絶対位置は、その後の引き続く符号板と検出器と
の相対移動方向に応じて、前記トラック上のアブソリュ
ートパターンコードの読み或は例えば別の並設されたイ
ンクリメンタルトラックの読みから得たエンコーダ出力
社加算または減算される。

この発明の実施例を図面と共に説明すれば以下の通りで
ある。

［実施例］ 第１図と第２図は、検出器に充電変換素子を用いた光学
式アブソリュートエンコーダの場合の本発明の第１実施
例を示している。

第１図において、符号板１には不透明部分と透明部分と
でｒｏ、ＩＪのビットを構成してなるアブソリュートパ
ターンを設けた第１の円形トラック２と、−周分を１６
等分して各分割領域を不透明部分と透明部分とに交互に
繰り返してインクリメンタルパターンとした第２の円形
トラック３とが同心円状に併設されている。

前記第１の円形トラック２上に形成されたアブソリュー
トパターンは、円周を１６分割（１ビツト分がπ／８ラ
ジアンに相当）して目盛数を１６（−２’）とした４ビ
ツトの二進アブソリュートコード用のものである。

第１の円形トラック２においては、時計にたとえて１２
時の位置から時計方向へ順に、透明ビットによる連続し
た四つの「Ｏ」ビット、不透明ビットによる連続した二
つの「１」ビット、透明ビットによる単一のｒ０１ビッ
ト、不透明ビットによる単一の「１」ビット、透明ビッ
トによる単一の「Ｏ」ビット、不透明ビットによる連続
した四つの「１」ビット、透明ビットによる連続した二
つのｒＯ）ビット、そして不透明ビットによる単一の「
１」ビットで構成され、従ってこのアブソリュートパタ
ーンは、 ｒＯＯＯＯｌｌｏｌｏｌｌｌｌｏｏｌＪということにな
る。

内側の第２のトラック３は、前記アブソリュートパター
ンの１ビツト分（π／８ラジアン）の周期で透明・不透
明部分が交互に等間隔配置されたインクリメンタルパタ
ーンを有している。

符号板１には、符号板を間に挟んで対向する光源と充電
変換素子からなる光センサ４−１．４−２．４−３．４
−４．５ａ、５ｂが検出器として組み合わされ、符号板
１とこれら検出器とは符号板の回転軸心を中心とする相
対回転を行なう。この検出器は、トラック２に沿ってπ
／８ラジアンの相互間隔をあけて配列されたアブソリュ
ートパターン読取り用の四つの第１センサ４−１〜４−
４、およびトラック３に沿って５π／３２ラジアンの相
互間隔をあけて且つ第１センサ４−１よりもπ／３２ラ
ジアンだけ時計方向にずらして配列された一対の第２セ
ンサ５ａ、５ｂとからなっている。このようなセンサ配
置によってセンサ４−１〜４−４によるアブソリュート
信号と同期した９０　’（または２７０　＠）位相の所
謂Ａ相およびＢ相インクリメンタル信号をエンコーダ出
力に得ることができる。

第２図には、前記第１センサ４−１〜４−４の検出出力
を処理するための信号処理回路の要部が示されている。

すなわち、各第１センサ４−１〜４−４からの出力は波
形整形回路１０−１〜１０−４で各々パルス成形された
後、４ビツトのデジタル比較器６の各入力端子Ａ１−Ａ
４に人力される。比較器６のもう一方の入力端子８１〜
Ｂ４には４ビツト１６語のリードオンリーメモリ７の読
出出力端子Ｄ１〜Ｄ４が夫々接続され、比較器６は４ビ
ツトの入出力端子同士のデジタル信号のコード内容が一
致したときに出力端子ＯＵＴを低レベル「Ｏ」にし、そ
の他の場合には出力端子ＯＵＴを高レベル「１」にする
、前記メモリ７には、例えばＯ番地にｒｏｏｏｏＪ、１
番地にｒｏｏｏＩＪ、２番地ｅｒ００１１，３番地にｒ
ｏｌｌｏＪ、以下同様に１４番地にｒｏｌｏｏＪ、１５
番地にｒｌ。

００Ｊのように任意の周期列の二進コード信号（この場
合は４ビツト）を予め記憶させておくものとする。

発振器８は任意の周波数の基準クロック信号を出力し、
このクロック信号は４ビツトパラレル出力を生じるアド
レスカウンタ９をカウントアツプさせる。アドレスカウ
ンタ９の出力はメモリ７のアドレス入力端子ｘ１〜ｘ４
へ人力され、クロック信号が到来する度にカウンタ９に
よりメモリ７のアドレスが０番地から一つずつ順番にア
クセスされて、メモリ７の出力データが比較器６におい
てセンサ４−１〜４−４からの検出データと一致するま
で続けられる。比較器６の出力端子ＯＵＴの信号はアン
ド回路１４によってクロック信号と論理積を取られ、出
力端１１から図示しないカウンタへ転送される。

いま、電源投入時にセンサ４−１〜４−４による検出デ
ータが比較器６の入力端子Ａ１−Ａ４上でｒｏｌｏｏＪ
であったとすると、電源投入によってアドレスカウンタ
９がｒｏｏｏＯＪにリセットされたのち、発振器８から
のクロック信号によってアドレスカウンタ９が順に１４
カウントするまでは比較器６の両人力データが一致せず
、従ってその出力端子ＯＵＴは「１」信号のままである
から、出力端１１には基準クロックタイミングで「】」
パルス信号が次々に現われる。アドレスカウンタ９が１
４カウントに達し、メモリ７のアドレスの１４番地がア
クセスされると、メモリ７の出力データはｒｏｌｏｏＪ
となり、この結果、比較器６の両人力データが一致する
ことになる。これにより比較器６はその出力端子ＯＵＴ
を「０」（８号にし、アンド回路１４を遮断するので、
出力端１１にはこれ以上パルスは出力されない。従って
、出力他１１に接続された図示しない別のカウンタは１
４カウントで終了し、現在のセンサ４−１〜４−４によ
る検出データの絶対位置が順位１４に相当する位置であ
ることが検出される。

その後の符号板の相対回転については第２センサ５ａ、
５ｂからのインクリメンタル信号を使用し、よく知られ
た方式で回転方向Ｃ応じて前記別のカウンタのカウント
値を加減算することにより絶対位置出力を得ることがで
きる。

第３図は第２実施例に係る信号処理系の要部を示してい
る。第２図と同一符号は同効部分を示しており、第２図
の例と相違するのは発振器８によって互いに９０　°（
または２７０’）の位相差をもつ二つのパルス出力、所
謂Ａ相およびＢ相出力を得るようにした点である。

すなわち、この場合、センサ４−１〜４−４で読取った
絶対位置番地とメモリ７の記憶データとが一致するまで
クロック信号をアドレスカウンタ９に人力し続けること
は同様であるが、発振器８からのクロック信号を分岐し
て一方はそのまま１／２分周器１３ａを介してアドレス
カウンタ９のクロックとし、他方は否定回路１２を介し
て別の１／２分周器１３ｂに通している。これにより両
分周器１３ａ、１３ｂの出力は互いに９ｏ０（または２
７０”）位相がずれた信号となる。分周器１３ａ、１３
ｂの出力は、各々比較器６の出力ＯＵＴとの論理和をと
るためのアンド回路１４ａ。

１４ｂを介して、比較器６の出力ＯＵＴが「１」のとき
社有効となるトライステートバッファ１５ａ、１５ｂに
人力される。各トライステートバッファ１５ａ、１５ｂ
の出力は、各々別のトライステートバッファ１６ａ、１
６ｂからの信号と結合されてＡ相出力端子（Ａ）とＢ相
出力端子（Ｂ）に導かれている。前記別のトライステー
トバッフ７１６ａ、１６ｂは、各々第２センサ５ａ、５
ｂの検出出力を波形成形回路１０ａ、１０ｂでパルス成
形したものを人力に受け、比較器６の出力ＯＵＴが「０
」のときに有効となって人力パルス信号を出力Ａ、Ｂへ
導くものである。

図示の例では一方の１／２分周器１３ａの出力がアドレ
スカウンタ９のクロックに利用されているが、これは他
方の分周器１３ｂの出力を用いても良い。

通常のエンコーダではＡ相出力端子（Ａ）とＢ相出力端
子（Ｂ）の後段に図示しない回転方向検出回路とアップ
ダウンカウンタとが接続されており、これらは電源投入
時にリセットされる。

従って、電源投入時に第１センサ４−１〜４−４によっ
て読取られている絶対位置コード信号に対して、前述と
同様にメモリ７の読出データが一致するまでは比較器６
の出力ＯＵＴはｒＩＪであり、出力端子Ａ、Ｂには前記
クロック信号が両分周器１３ａ、１３ｂで互いに９０　
”（または２７０ｏずれたパルス信号として出力される
。これにより出力端子Ａ、Ｂに接続された図示しない回
転方向検出回路とアップダウンカウンタが両パルス信号
の位相関係に従ってエンコーダ出力を原点位置から加減
算して本来の絶対位置を表わす値にする。比較器６で一
致が取られると、以後はトライステートバッファ１６ａ
、１６ｂが有効となり、第２センサ５ａ、５ｂからのイ
ンクリメンタル信号がＡ相およびＢ相信号として出力端
子Ａ、Ｂに出力される。

第４図は第３実施例の信号処理系の要部を示している。

第２図と同一符号は同効部分を示しており、第２図の例
と相違するのは照合の一致結果をクロックの計数で行な
う代わりにアドレスカウンタ９の出力自体で取出すよう
にした点である。

すなわち、この例ではアドレスカウンタ９は比絞量６の
出力ＯＵＴをセット端子に受け、比較器６で両入力デー
タが一致するまではその出力ＯＵＴが１１」であるので
アドレスカウンタ９はセットされず、一致が取られたと
きには比較器出力ＯＵＴが「Ｏ」となるのでアドレスカ
ウンタ９がそのときのカウント値にセットされ、これが
出力端子０１〜０４に４ビツトのパラレルコード信号と
して現われるようになっている。このパラレルコード信
号の内容は、比較器６で検出データと一致したメモリ７
内の参照データのアドレスであり、従ってこれから検出
データの絶対位置を知ることができる。一般的にはこの
パラレルコード信号をシリアル信号に変換し、後段の信
号処理系でＡ相およびＢ相のインクリメンタル信号と加
減算することにより絶対位置出力を得ることができる。

以上に述べた各実施例においてはアブソリュートパター
ンを信号数１６の４ビツトコードによる構成としたが、
Ｍ系列のみならずそれ以外の周期列のものとすることが
できるのは述べるまでもないことである。また信号数も
２ｎに限られることはなく、例えば信号数２０の ｒｏｏｏｏｏｌｏｏｏｌ　１００１０１０１１１Ｊのよ
うなパターンをはじめ、任意の信号数の周期列のアブソ
リュートパターンでも実施可能である。

［発明の効果コ 以上に述べたように、この発明によれば、符号板のアブ
ソリュートパターンが２の幕数に対応しない信号数の数
列を構成する場合でもＭ系列以外の任意の信号数の周期
列の参照コード信号で検出器の読取出力を発振器からの
クロックタイミングで高速に照合することのできる１ト
ラック形式のアブソリュートパターンによるアブソリュ
ートエンコーダを実現できるものである。

【図面の簡単な説明】

第１図と第２図は検出器に光電変換素子を用いた光学式
アブソリュートエンコーダの場合の本発明の第１実施例
を示し、第１図は符号板の模式平面図、第２図は信号処
理系の要部のブロック図、第３図は第２実施例の信号処
理系の要部のブロック図、第４図は第３実施例の信号処
理系の要部のブロック図である。 ［主要部分の符号の説明］ １：符号板、 ２ニドラツク（アブソリュート） ３ニドラツク（インクリメンタル） ４−１〜４−４：第１センサ ５ａ、５ｂ：第２センサ ６：比較器 ７・リードオンリーメモリ ８；発振器 ９ニアドレスカウンタ １４：アンド回路

Claims (1)

1. 【特許請求の範囲】 １、アブソリュートパターンを有するトラックを設けた
   符号板と、この符号板に対して前記トラックの長手方向
   に相対移動可能な検出器と、該検出器から出力されるア
   ブソリュートコード信号を別に与えられる参照コード信
   号と順次比較することにより前記アブソリュートコード
   信号が示すべき絶対位置を照合する照合手段とを備えた
   アブソリュートエンコーダにおいて、 前記照合手段が、前記参照コード信号として周期列の数
   列を構成する二進コード信号を記憶内容にもつ記憶手段
   を備えていることを特徴とするアブソリュートエンコー
   ダ。 ２、前記照合手段が、前記順次比較のための基準クロッ
   ク信号を発生するクロック信号発生手段と、前記基準ク
   ロック信号に基づいて前記記憶手段に順次読出アドレス
   信号を与えるアドレスカウンタ手段と、前記記憶手段か
   ら順次読み出される参照コード信号が前記検出器から出
   力されているアブソリュートコード信号と一致するまで
   の前記基準クロック信号を計数するカウンタ手段とを備
   えたことを特徴とする請求項１に記載のアブソリュート
   エンコーダ。 ３、前記照合手段が、前記順次比較のための基準クロッ
   ク信号を発生するクロック信号発生手段と、前記基準ク
   ロック信号に基づいて前記記憶手段に順次読出アドレス
   信号を与えるアドレスカウンタ手段と、前記記憶手段か
   ら順次読み出される参照コード信号が前記検出器から出
   力されているアブソリュートコード信号と一致したとき
   の前記アドレスカウンタ手段の出力信号を転送するため
   の出力手段を備えたことを特徴とする請求項１に記載の
   アブソリュートエンコーダ。