JPH0371645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0371645A JPH0371645A JP20808789A JP20808789A JPH0371645A JP H0371645 A JPH0371645 A JP H0371645A JP 20808789 A JP20808789 A JP 20808789A JP 20808789 A JP20808789 A JP 20808789A JP H0371645 A JPH0371645 A JP H0371645A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に微細な線
幅の電極や配線を抵抗を増やす事なく形成でき、しかも
電界効果トランジスタに適用した場合にはドレイン耐圧
を向上させることができる半導体装置の製造方法に関す
る。
幅の電極や配線を抵抗を増やす事なく形成でき、しかも
電界効果トランジスタに適用した場合にはドレイン耐圧
を向上させることができる半導体装置の製造方法に関す
る。
（ロ）１足来の技術
半導体装置のｔＦｉや配線を選択的に形成する方法とし
てリフトオフ法がある。これは基板上にフォトレジスト
膜を塗布して、該フォトレジスト膜を選択的に露光し、
現像してレジストを開孔しその上から電極材料を蒸着さ
せフォトレジスト膜とフォトレジスト膜上の電極材料を
除去する事でフォトレジスト膜の開孔部分のみで基板上
に電極を形成するものである。
てリフトオフ法がある。これは基板上にフォトレジスト
膜を塗布して、該フォトレジスト膜を選択的に露光し、
現像してレジストを開孔しその上から電極材料を蒸着さ
せフォトレジスト膜とフォトレジスト膜上の電極材料を
除去する事でフォトレジスト膜の開孔部分のみで基板上
に電極を形成するものである。
一般にフォトレジスト膜の選択的な露光はマスクを用い
て行なわれる。紫外線あるいは遠紫外線（Ｄｅｅｐ Ｕ
Ｖ光）による露光で開口されたフォトレジスト膜をマス
クとして形成した電極の実現可能な最小線幅は０．５μ
ｍ程度である。これ以下の線幅を得るにはＸ線による露
光やマスクを用いずにフォトレジスト膜を電子ビームや
イオンビームで直接描画するものがある。しがし、Ｘ線
露光の場合はＸ線露光用のマスクの製作が難しく多くの
工程を必要とし、製作コストが高くなる。また、電子ビ
ームや集束イオンビームで直接描画をする場合はフォト
レジスト膜の膜厚が厚くなると、近接効果や基板からの
後方散乱電子等によって思う様に微細なパターンを形成
する事ができない。従って、Ｘ線露光や直接描画法の採
用をできるだけ避けたい。
て行なわれる。紫外線あるいは遠紫外線（Ｄｅｅｐ Ｕ
Ｖ光）による露光で開口されたフォトレジスト膜をマス
クとして形成した電極の実現可能な最小線幅は０．５μ
ｍ程度である。これ以下の線幅を得るにはＸ線による露
光やマスクを用いずにフォトレジスト膜を電子ビームや
イオンビームで直接描画するものがある。しがし、Ｘ線
露光の場合はＸ線露光用のマスクの製作が難しく多くの
工程を必要とし、製作コストが高くなる。また、電子ビ
ームや集束イオンビームで直接描画をする場合はフォト
レジスト膜の膜厚が厚くなると、近接効果や基板からの
後方散乱電子等によって思う様に微細なパターンを形成
する事ができない。従って、Ｘ線露光や直接描画法の採
用をできるだけ避けたい。
また、特開昭５２−４５２８０号公報に記載されている
様にＨＥＭ Ｔ （Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ Ｍｏ
ｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ；高電子移動度トラ
ンジスタ）やＧａＡ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （
ＧａＡｓ ｍｅｔａｌ−５ｅｍｉｃｏｎｄｕｃｔｏｒＦ
ｉｅｌｄ−Ｅｆｆｅｃｔ ＴｒＣＬｎｓｉｓｔｏｒ）等
の高周波素子のマイクロ波特性を向上させる（持に雑音
指数の低減）にはゲート長の短縮が必要である。
様にＨＥＭ Ｔ （Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ Ｍｏ
ｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ；高電子移動度トラ
ンジスタ）やＧａＡ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （
ＧａＡｓ ｍｅｔａｌ−５ｅｍｉｃｏｎｄｕｃｔｏｒＦ
ｉｅｌｄ−Ｅｆｆｅｃｔ ＴｒＣＬｎｓｉｓｔｏｒ）等
の高周波素子のマイクロ波特性を向上させる（持に雑音
指数の低減）にはゲート長の短縮が必要である。
また、単純にゲート長を短かくするとゲート電極の１折
面積が減少してゲート金属抵抗（Ｒｇ）が増大してしま
いゲート長を短縮した効果がマイクロ波特性（雑ぎ指数
、）に反映されないという問題がある。
面積が減少してゲート金属抵抗（Ｒｇ）が増大してしま
いゲート長を短縮した効果がマイクロ波特性（雑ぎ指数
、）に反映されないという問題がある。
さらに、マイクロ波特性を向上させるにはドレイン耐圧
を大きくすることが必要である。
を大きくすることが必要である。
（ハ）発明が解決しようとする課題
本発明はＸ線露光や直接描画を用いることなくゲート長
が短かくしかも断面が大きいゲートを極を形成すること
ができ、電界効果トランジスタに適用した場合は、ドレ
イン耐圧を大きくできる半導体装置の製造方法を提供し
ようとするものである。
が短かくしかも断面が大きいゲートを極を形成すること
ができ、電界効果トランジスタに適用した場合は、ドレ
イン耐圧を大きくできる半導体装置の製造方法を提供し
ようとするものである。
（ニ）課題を解決するための手段
本発明は半導体基板上に絶縁膜を形成する工程と、前記
絶縁膜上にフォトレジスト膜を形成する工程と、前記フ
ォトレジスト膜をパターニングして開孔を形成する二［
程と、基板表面に対して斜めから第一の金属膜を形成す
る工程と、前記フォトレジスト膜及び前記第一の金属膜
をマスクとして前記絶縁膜をエツチングし、前記フォト
レジスト膜下にサイドエツチング部を形成する工程と、
残存する前記縁膜をマスクとして前記基板をエツチング
し、リセス部を形成する工程と、基板表面に吋して略垂
直方向から第二の金属膜を形成する工程と、前記フォト
レジスト膜を除去する工程と、を含むことを特徴とする
半導体装置の製造方法である。
絶縁膜上にフォトレジスト膜を形成する工程と、前記フ
ォトレジスト膜をパターニングして開孔を形成する二［
程と、基板表面に対して斜めから第一の金属膜を形成す
る工程と、前記フォトレジスト膜及び前記第一の金属膜
をマスクとして前記絶縁膜をエツチングし、前記フォト
レジスト膜下にサイドエツチング部を形成する工程と、
残存する前記縁膜をマスクとして前記基板をエツチング
し、リセス部を形成する工程と、基板表面に吋して略垂
直方向から第二の金属膜を形成する工程と、前記フォト
レジスト膜を除去する工程と、を含むことを特徴とする
半導体装置の製造方法である。
（ホ）作 用
絶縁膜上に形成されたフォトレジスト膜の開孔の輻と第
一の金属膜の蒸着方向によりゲート長が決定され、また
、絶縁膜上には第一の金属膜が残存するとともにゲート
電極の絶縁膜より上方の部位の幅は前記開孔の幅となる
。
一の金属膜の蒸着方向によりゲート長が決定され、また
、絶縁膜上には第一の金属膜が残存するとともにゲート
電極の絶縁膜より上方の部位の幅は前記開孔の幅となる
。
さらに、フォトレジスト膜下の絶縁膜をエツチングし、
サンドエツチング部を形成した後に、該絶縁膜をマスク
として半導体基板をエツチングすると、リセス部はドレ
イン側に寄った場所に位置する。
サンドエツチング部を形成した後に、該絶縁膜をマスク
として半導体基板をエツチングすると、リセス部はドレ
イン側に寄った場所に位置する。
（へ）実施例
本発明方法をＨＥＭＴの作製に適用した場合について第
１図（ａ）乃至（ｇ）に基づいて説明する。
１図（ａ）乃至（ｇ）に基づいて説明する。
まず、膜ｊ’７５０ ＯＡの半絶縁性Ｇ ａ Ａ ｓ基
板上（１）上に分子線エピタキシ（ＭＢＥ）技術または
有料金属エピタキシ（ＯＭＶＰＥ）技術により、ノンド
ープＧ ａ Ａ ｓ層（２）を８００ ＯＡの厚さまで
成長させ、該層上にノンドープＡ’０１＝Ｇ ａ ｏ、
ｙａＡ Ｓ層（３）を２０人の厚さまで成長させ、該
ＦＰＩ（３）上にｎ″Ａ Ｉ ’ｏ、 ｔ＊Ｇ ａ ｏ
、 ｔａＡ Ｓ層（キャリア濃度２．０ Ｘ １０”／
ｃｍ’）（４）を５０１−）λの厚さまで成長させ、核
層、（４）上に０４Ｇ ａ Ａ ｓ層（キャリア濃度２
．、）ＸＩ Ｏ”／ｃｍ’）（６）を５００大の厚さま
で成長させる。
板上（１）上に分子線エピタキシ（ＭＢＥ）技術または
有料金属エピタキシ（ＯＭＶＰＥ）技術により、ノンド
ープＧ ａ Ａ ｓ層（２）を８００ ＯＡの厚さまで
成長させ、該層上にノンドープＡ’０１＝Ｇ ａ ｏ、
ｙａＡ Ｓ層（３）を２０人の厚さまで成長させ、該
ＦＰＩ（３）上にｎ″Ａ Ｉ ’ｏ、 ｔ＊Ｇ ａ ｏ
、 ｔａＡ Ｓ層（キャリア濃度２．０ Ｘ １０”／
ｃｍ’）（４）を５０１−）λの厚さまで成長させ、核
層、（４）上に０４Ｇ ａ Ａ ｓ層（キャリア濃度２
．、）ＸＩ Ｏ”／ｃｍ’）（６）を５００大の厚さま
で成長させる。
その後、このようにして形成されたヘテロエピタキシャ
ル基板上にＡｕ・Ｇ ｅ ／ Ｎ ｉ等からセるオーミ
・・ｌり金属を蒸着し、リフトオフによりソースを極形
成部及びドレイン電極形成部に該金属を残し、今金化を
行ってソース電極（７）及びドレイン′ｔＬ極（８）を
形成する。
ル基板上にＡｕ・Ｇ ｅ ／ Ｎ ｉ等からセるオーミ
・・ｌり金属を蒸着し、リフトオフによりソースを極形
成部及びドレイン電極形成部に該金属を残し、今金化を
行ってソース電極（７）及びドレイン′ｔＬ極（８）を
形成する。
次に全面にＥＣＲＣＶＤ法により、５ｉＮ１膜（絶縁膜
）（９）を形成する（第１図（ａ））。
）（９）を形成する（第１図（ａ））。
全面にフォトレジスト膜（Ｐ ＭＭＡ ） （１０）を
形處し、遠紫外線を用いた光リングラフィ技術で０．５
ｐｍ幅の開孔（１１）を形成する（同図（ｂ））。
形處し、遠紫外線を用いた光リングラフィ技術で０．５
ｐｍ幅の開孔（１１）を形成する（同図（ｂ））。
基板の斜め（例えば、基板表面に対して７０）の方向か
らＡＩ膜（第一の金属膜） （１２）を５００人蒸着す
る（同図（Ｃ））。このとき、前記角度はソース電ｈｃ
７ ）側の開孔（１１）壁面及び底面の半分（０，２５
μｍ）にＡＩ膜（１２）が蒸着されるようにする。
らＡＩ膜（第一の金属膜） （１２）を５００人蒸着す
る（同図（Ｃ））。このとき、前記角度はソース電ｈｃ
７ ）側の開孔（１１）壁面及び底面の半分（０，２５
μｍ）にＡＩ膜（１２）が蒸着されるようにする。
フォトレジスト膜（１０）及びＡＩ膜（１２）をマスク
としてＣＦ４＋０ｔ（Ｏ禽４％）のＲＩＥ （反応性イ
オンエツチング）を用ない、Ｓ ｉＮ ｘ膜（９）をエ
ツチングする（同図（ｄ）〉。このとき、ドレイン側の
フォトレジスト膜（１０）下のＳｉＮｘ膜（９）もエツ
チングされる。
としてＣＦ４＋０ｔ（Ｏ禽４％）のＲＩＥ （反応性イ
オンエツチング）を用ない、Ｓ ｉＮ ｘ膜（９）をエ
ツチングする（同図（ｄ）〉。このとき、ドレイン側の
フォトレジスト膜（１０）下のＳｉＮｘ膜（９）もエツ
チングされる。
残存したＳｉＮｘ膜（９）をマスクとしてリン酸＋過酸
化水素水十水からなるエツチング液で工・７チングを行
ないリセス部（１３）を形成する（同図（ｅ））。
化水素水十水からなるエツチング液で工・７チングを行
ないリセス部（１３）を形成する（同図（ｅ））。
全面にＴｉ（５０人）／ＡＪ（５０００人）等からなる
ゲート金属（第二の金属膜）（６）を蒸着しく同図（１
月、フォトレジストＩＪ！Ｊ （１０）を有機溶剤（例
えばアセトン）を用いて除去することによりゲートを極
（１４）を形成する（同図（ｇ））。
ゲート金属（第二の金属膜）（６）を蒸着しく同図（１
月、フォトレジストＩＪ！Ｊ （１０）を有機溶剤（例
えばアセトン）を用いて除去することによりゲートを極
（１４）を形成する（同図（ｇ））。
このようにして作製されたゲー）ｔｐｉ（１４）はゲー
ト長が０．２５μｍであるにもかかわらず、０ 、５
Ｉｔ ｍ幅の庇部（１５〉及び残存するＡＸ膜（１２）
により該ゲート電極（１４）の断面積は大きい、また、
リセス部（１３）がドレイン側に寄った場所に位置する
ことによりドレイン側での空乏層の拡がりが大きくなり
ドレイン耐圧は大きい。
ト長が０．２５μｍであるにもかかわらず、０ 、５
Ｉｔ ｍ幅の庇部（１５〉及び残存するＡＸ膜（１２）
により該ゲート電極（１４）の断面積は大きい、また、
リセス部（１３）がドレイン側に寄った場所に位置する
ことによりドレイン側での空乏層の拡がりが大きくなり
ドレイン耐圧は大きい。
また、第２図及び第３図は他の実施例を示し、第２図は
本発明方法を適用して作製したＰｓｅｕｄｏｍｏｒｐｈ
ｉｃ （スートモルフイック）ＨＥＭＴの完成断面図、
第３図はＭＥＳＦＥＴの完成断面図である。ここでは、
ゲート電極の形成方法は第１図に示した実施例と同様で
あるのでスートモルフイックＨＥＭＴ及びＭ Ｅ Ｓ
Ｆ Ｅ Ｔの基板構造のみを精分する。
本発明方法を適用して作製したＰｓｅｕｄｏｍｏｒｐｈ
ｉｃ （スートモルフイック）ＨＥＭＴの完成断面図、
第３図はＭＥＳＦＥＴの完成断面図である。ここでは、
ゲート電極の形成方法は第１図に示した実施例と同様で
あるのでスートモルフイックＨＥＭＴ及びＭ Ｅ Ｓ
Ｆ Ｅ Ｔの基板構造のみを精分する。
第２図において、（２１）は膜厚５００人の半絶縁性Ｇ
ａＡｓ基板、（２２）は膜厚５ｏｏｏ人のノンドープＧ
ａＡｓ層、（２３）は膜厚１５０人のノンドー７’ ［
ｎ ｏ、＋ｓＧ ａ ａ、 ｓｓＡ Ｓ層、（２４）は
膜厚２０人のノンドープＡ Ｒｏ、 ｔＧ ａ ｏ、
ｍＡ Ｓ層、（２５）は膜厚３５０人のｎ”ＡＪ！ｏ、
ｔＧａｏｌ、Ａｓ層ζキャ１ア濃度２ 、 ＯＸ １０
”、／ｃｍ”） 、（２６）は膜厚５００人のｎ”Ｇ
ａＡｓ層（キャリア濃度２．５×１０ ”／’Ｃｍ”）
である。
ａＡｓ基板、（２２）は膜厚５ｏｏｏ人のノンドープＧ
ａＡｓ層、（２３）は膜厚１５０人のノンドー７’ ［
ｎ ｏ、＋ｓＧ ａ ａ、 ｓｓＡ Ｓ層、（２４）は
膜厚２０人のノンドープＡ Ｒｏ、 ｔＧ ａ ｏ、
ｍＡ Ｓ層、（２５）は膜厚３５０人のｎ”ＡＪ！ｏ、
ｔＧａｏｌ、Ａｓ層ζキャ１ア濃度２ 、 ＯＸ １０
”、／ｃｍ”） 、（２６）は膜厚５００人のｎ”Ｇ
ａＡｓ層（キャリア濃度２．５×１０ ”／’Ｃｍ”）
である。
また、第３図において、（３１〉は膜厚５００μｍの半
絶縁性ＧａＡｓ基板、（３２）は膜厚８０００Ａのノン
ドープＧａＡｓ膜、（３３）は膜厚２２００人のｎＧａ
Ａｓ層（キャリア濃度３．．０Ｘ１０”／Ｃ１ｆｌ”）
、（３４）は膜厚２０００人のｎ４″（ｊ ａＡｓ層
（キャリア濃度２ 、５ Ｘ １０ ”／ａｍ”）であ
る。
絶縁性ＧａＡｓ基板、（３２）は膜厚８０００Ａのノン
ドープＧａＡｓ膜、（３３）は膜厚２２００人のｎＧａ
Ａｓ層（キャリア濃度３．．０Ｘ１０”／Ｃ１ｆｌ”）
、（３４）は膜厚２０００人のｎ４″（ｊ ａＡｓ層
（キャリア濃度２ 、５ Ｘ １０ ”／ａｍ”）であ
る。
尚、本発明方法はゲート電極ではなく、各種電極あるい
は配線等の形成にも用いることができる。
は配線等の形成にも用いることができる。
（ト）発明の効果
本発明は以上の説明から明らかな如く、ゲート金属抵抗
の増大を招くことなく、ゲート長を短縮することができ
る。
の増大を招くことなく、ゲート長を短縮することができ
る。
また、電界効果トランジスタに用いた場合はドレイン耐
圧を大きくすることができるので、ＨＥＭＴ、ＭＥＳＦ
ＥＴ等の特性を大幅に改善することができる。
圧を大きくすることができるので、ＨＥＭＴ、ＭＥＳＦ
ＥＴ等の特性を大幅に改善することができる。
第１図（ａ）乃至（ｇ）は本発明方法を説明するための
工程説明図、第２図はスートモルフイックＨＥ Ｍ Ｔ
の概略断面図、第３図はＭＥＳＦＥＴの概略断面図であ
る。 （９）・・・絶縁膜、（１０〉・・・フォトレジスト膜
、（１１）・・・開孔、（１２）・・・第一の金属膜、
（６）・・・第二の金属膜、（１３）・・・リセス部、
（４）・・・ゲートを橿。
工程説明図、第２図はスートモルフイックＨＥ Ｍ Ｔ
の概略断面図、第３図はＭＥＳＦＥＴの概略断面図であ
る。 （９）・・・絶縁膜、（１０〉・・・フォトレジスト膜
、（１１）・・・開孔、（１２）・・・第一の金属膜、
（６）・・・第二の金属膜、（１３）・・・リセス部、
（４）・・・ゲートを橿。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に絶縁膜を形成する工程 と、前記絶縁膜上にフォトレジスト膜を形成する工程と
、前記フォトレジスト膜をパターニングして開孔を形成
する工程と、基板表面に対して斜め方向から第一の金属
膜を形成する工程と、前記フォトレジスト膜及び前記第
一の金属膜をマスクとして前記絶縁膜をエッチングし、
前記フォトレジスト膜下にサイドエッチング部を形成す
る工程と、残存する前記絶縁膜をマスクとして前記基板
をエッチングし、リセス部を形成する工程と、基板表面
に対して略垂直方向から第二の金属膜を形成する工程と
、前記フォトレジスト膜を除去する工程と、を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808789A JPH0371645A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808789A JPH0371645A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371645A true JPH0371645A (ja) | 1991-03-27 |
Family
ID=16550425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20808789A Pending JPH0371645A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482875A (en) * | 1992-08-20 | 1996-01-09 | Motorola, Inc. | Method for forming a linear heterojunction field effect transistor |
-
1989
- 1989-08-11 JP JP20808789A patent/JPH0371645A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482875A (en) * | 1992-08-20 | 1996-01-09 | Motorola, Inc. | Method for forming a linear heterojunction field effect transistor |
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