JPH0368210A - 遅延回路 - Google Patents
遅延回路Info
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- JPH0368210A JPH0368210A JP1204076A JP20407689A JPH0368210A JP H0368210 A JPH0368210 A JP H0368210A JP 1204076 A JP1204076 A JP 1204076A JP 20407689 A JP20407689 A JP 20407689A JP H0368210 A JPH0368210 A JP H0368210A
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- Japan
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- circuit
- emitter follower
- emitter
- delay
- transistor
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- 230000000694 effects Effects 0.000 description 4
- 241001333909 Soter Species 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 1
- 241000750042 Vini Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000002618 waking effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
本発明の第1実施例
本発明の第2実施例
本発明の第3実施例
本発明の第4実施例
発明の効果
(第1.2図)
(第3図)
(第4図)
(第5図)
〔1既要〕
遅延回路に関し、
所望のデイレイ値を容易に得ることができ、かつ微調整
を容易に行うことができる遅延回路を提(具することを
目的とし、 入力信号をベースに受けるエミッタフォロヮトランジス
タを含むエミッタフォロワ回路と、該工泉ソタフォロワ
回路のエミッタフォロワ出力を一方のトランジスタのベ
ースに受けるとともに、基準電圧を他方のトランジスタ
ベースに受け、これらの]・ランジスタのベース間に電
位差があるとき、何れか一方のトランジスタが導通して
コレクタ電流を流すECL回路とを備え、前記エミッタ
フォロワ回路のエミッタ電流を変化させることにより前
記入力信号にオフセットをかけ、エミッタフォロワ出力
しヘルを変化させるように構成する。
を容易に行うことができる遅延回路を提(具することを
目的とし、 入力信号をベースに受けるエミッタフォロヮトランジス
タを含むエミッタフォロワ回路と、該工泉ソタフォロワ
回路のエミッタフォロワ出力を一方のトランジスタのベ
ースに受けるとともに、基準電圧を他方のトランジスタ
ベースに受け、これらの]・ランジスタのベース間に電
位差があるとき、何れか一方のトランジスタが導通して
コレクタ電流を流すECL回路とを備え、前記エミッタ
フォロワ回路のエミッタ電流を変化させることにより前
記入力信号にオフセットをかけ、エミッタフォロワ出力
しヘルを変化させるように構成する。
本発明は、遅延回路に関し、詳しくは、ECL(lil
llitter Coupled Logic)回路を
含むディジタル回路のパルスのタイミングを調整する遅
延回路に係り、特に高周波パルスにおいて、また微調整
において有効な遅延回路に関する。
llitter Coupled Logic)回路を
含むディジタル回路のパルスのタイミングを調整する遅
延回路に係り、特に高周波パルスにおいて、また微調整
において有効な遅延回路に関する。
一般に、ディジタル回路の設計では、信号伝達速度を調
節して複数の信号間の時間差を0にしたり、あるいは任
意の時間差を持たせたりすることが繁雑に行われ、この
ような場合、遅延時間を考慮した回路設計を行うととも
に、遅延回路が用いられる。
節して複数の信号間の時間差を0にしたり、あるいは任
意の時間差を持たせたりすることが繁雑に行われ、この
ような場合、遅延時間を考慮した回路設計を行うととも
に、遅延回路が用いられる。
従来のこの種の用途に用いられる遅延回路としては、例
えばシュ果ソトトリガ回路によるもの、CR網によるも
の、多段インバータ回路によるもの、配線に容量を付け
ることによりデイレイさせるデイレイラインを用いて行
うものなどがある。
えばシュ果ソトトリガ回路によるもの、CR網によるも
の、多段インバータ回路によるもの、配線に容量を付け
ることによりデイレイさせるデイレイラインを用いて行
うものなどがある。
何れにしてもディジタル回路のパルスのタイミングを調
整するためには回路設計後に、あるいは設計段階でこれ
ら遅延回路を挿入することにより対処していた。
整するためには回路設計後に、あるいは設計段階でこれ
ら遅延回路を挿入することにより対処していた。
しかしながら、このような従来の遅延回路にあっては、
デイレイを調整するためにはデイレイライン等を用いて
ICの外部から調整していたため(ICのデイレイ自体
はそのICを設計した段階で決定され、−1に設計変更
をしない限り外部から変更はできない)、外付けしたデ
イレイライン等により波形の劣化が生しる。したがって
、パルスドライバーと組み合わせて使用しなくてはなら
ず、所望のデイレイを得るためにはこのパルスドライバ
ーの組を幾つも使用せざるを得す、また、Jm整も難し
いものとなっている。
デイレイを調整するためにはデイレイライン等を用いて
ICの外部から調整していたため(ICのデイレイ自体
はそのICを設計した段階で決定され、−1に設計変更
をしない限り外部から変更はできない)、外付けしたデ
イレイライン等により波形の劣化が生しる。したがって
、パルスドライバーと組み合わせて使用しなくてはなら
ず、所望のデイレイを得るためにはこのパルスドライバ
ーの組を幾つも使用せざるを得す、また、Jm整も難し
いものとなっている。
具体的な不具合としては、例えばクロソクドライバのよ
うに1つのクロノクを多数の回路に出力する回路の場合
、設計段階ではスキュー(出力間のスピード差)が出な
いようにしても、実際に組上げた段階では配線長やパン
ケージ等の要因によりスキューが大きくなってしまうこ
とがある。このような場合、ICの外部に容量付は等を
してパスを遅らす必要があるが、バスの遅延方法は言わ
ば経験値的なもので行われているのが現状であり、何度
もボードを起こす等して煩雑な調整をする必要があった
。
うに1つのクロノクを多数の回路に出力する回路の場合
、設計段階ではスキュー(出力間のスピード差)が出な
いようにしても、実際に組上げた段階では配線長やパン
ケージ等の要因によりスキューが大きくなってしまうこ
とがある。このような場合、ICの外部に容量付は等を
してパスを遅らす必要があるが、バスの遅延方法は言わ
ば経験値的なもので行われているのが現状であり、何度
もボードを起こす等して煩雑な調整をする必要があった
。
そこで本発明は、簡単な回路構成により所望のデイレイ
値を容易に得ることができ、かつ微調整を容易に行うこ
とができる遅延回路を提供することを目的としている。
値を容易に得ることができ、かつ微調整を容易に行うこ
とができる遅延回路を提供することを目的としている。
本発明による遅延回路は上記目的達成のため、入力信号
をベースに受けるエミッタフォロワトランジスタを含む
エミッタフォロワ回路と、該エミッタフォロワ回路のエ
ミッタフォロワ出力を一方のトランジスタのベースに受
けるとともに、基準電圧を他方のトランジスタベースに
受け、これらのトランジスタのベース間に電位差がある
とき、何れか一方のトランジスタが導通してコレクタ電
流を流すECL回路とを備え、前記エミッタフォロワ回
路の工ごソタ電流を変化させることにより前記入力信号
にオフセットをかけ、エミッタフォロワ出力レベルを変
化させるようにしたことを特徴とする遅延回路を備えて
いる。
をベースに受けるエミッタフォロワトランジスタを含む
エミッタフォロワ回路と、該エミッタフォロワ回路のエ
ミッタフォロワ出力を一方のトランジスタのベースに受
けるとともに、基準電圧を他方のトランジスタベースに
受け、これらのトランジスタのベース間に電位差がある
とき、何れか一方のトランジスタが導通してコレクタ電
流を流すECL回路とを備え、前記エミッタフォロワ回
路の工ごソタ電流を変化させることにより前記入力信号
にオフセットをかけ、エミッタフォロワ出力レベルを変
化させるようにしたことを特徴とする遅延回路を備えて
いる。
本発明では、入力信号がエミッタフォロワ回路に入力さ
れ、この工5ソタフォロワ出力がBCL回路に入力信号
として人力される。
れ、この工5ソタフォロワ出力がBCL回路に入力信号
として人力される。
したがって、工くフタフォロヮ回路のエミッタ電流を変
えると、その変化に応してエミッタフォロワ回路のエミ
ッタフォロワトランジスタのベースーエミッタ電圧V、
がドロップし、VIE分だけ電圧ドロップされたエミッ
タフォロワ出力がECL回路に出力される。そのため、
ECL回路側では入力波形の形は変わ占ないものの、基
準電圧■rsfに対する電圧レベルが変化し、遅延状態
が変化する。
えると、その変化に応してエミッタフォロワ回路のエミ
ッタフォロワトランジスタのベースーエミッタ電圧V、
がドロップし、VIE分だけ電圧ドロップされたエミッ
タフォロワ出力がECL回路に出力される。そのため、
ECL回路側では入力波形の形は変わ占ないものの、基
準電圧■rsfに対する電圧レベルが変化し、遅延状態
が変化する。
以下、本発明を図面に基づいて説明する。
第1.2図は本発明に係る遅延回路の第1実施例を示す
図である。
図である。
まず、構成を説明する。第1図において、1はECL回
路を含み、デイレイ値を調整可能な可変遅延回路(遅延
回路)であり、可変遅延回路1は入力信号が人力される
エミッタフォロワ回路2と、エミッタフォロワ回路2の
出力が入力されるECL回路3と、により構威され、E
CL回路3は通常のECL回路と同様の回路構成のもの
が用いられる。すなわち、工くフタフォロワ回路2は、
高電位側電源VCCおよび低電位側電源VIE間に接続
され、ベースに入力信号voを受けるエミッタフォロワ
トランジスタTriと、エミッタフォロワトランジスタ
TriのエミッタおよびV。間に接続され、工果ソタフ
ォロワトランジスタTriに所定のエミッタ電流を流す
ための直流電源εと、により構成され、エミッタフォロ
ワトランジスタTriのエミッタからはエミッタ電流が
流れることにより入力信号V工に所定のオフセットをか
けたエミッタフォロワ出力信号V工′がECL回路3に
出力される。
路を含み、デイレイ値を調整可能な可変遅延回路(遅延
回路)であり、可変遅延回路1は入力信号が人力される
エミッタフォロワ回路2と、エミッタフォロワ回路2の
出力が入力されるECL回路3と、により構威され、E
CL回路3は通常のECL回路と同様の回路構成のもの
が用いられる。すなわち、工くフタフォロワ回路2は、
高電位側電源VCCおよび低電位側電源VIE間に接続
され、ベースに入力信号voを受けるエミッタフォロワ
トランジスタTriと、エミッタフォロワトランジスタ
TriのエミッタおよびV。間に接続され、工果ソタフ
ォロワトランジスタTriに所定のエミッタ電流を流す
ための直流電源εと、により構成され、エミッタフォロ
ワトランジスタTriのエミッタからはエミッタ電流が
流れることにより入力信号V工に所定のオフセットをか
けたエミッタフォロワ出力信号V工′がECL回路3に
出力される。
ECL回路3において、VIN′は可変遅延回路lへの
入力信号VINにオフセットがかけられデイレイ値が変
えられた入力信号、voutは出力信号、V rafは
参照信号(基準電圧)、Vcsはコントロール電圧であ
り、Tr2はエミッタカソブルトランジスタの一方のト
ランジスタ、Tr3はエミッタカソブルトランジスタの
他方のトランジスタ、Tr4は定電流トランジスタ、R
1−R4は抵抗である。Tr2.Tr3.Tr4、R1
〜R4はECL論理部4を構威し、ECL論理部4の論
理出力5EC1,はエミッタフォロワトランジスタTr
5、定電流トランジスタTr6および抵抗R6を有する
出力部5に人力されている。
入力信号VINにオフセットがかけられデイレイ値が変
えられた入力信号、voutは出力信号、V rafは
参照信号(基準電圧)、Vcsはコントロール電圧であ
り、Tr2はエミッタカソブルトランジスタの一方のト
ランジスタ、Tr3はエミッタカソブルトランジスタの
他方のトランジスタ、Tr4は定電流トランジスタ、R
1−R4は抵抗である。Tr2.Tr3.Tr4、R1
〜R4はECL論理部4を構威し、ECL論理部4の論
理出力5EC1,はエミッタフォロワトランジスタTr
5、定電流トランジスタTr6および抵抗R6を有する
出力部5に人力されている。
このECL回路3では、Tr3のコレクタ電位すなわち
、5Ectは■1、′の変化と同相で変化する。例えば
、VIN′が”L″にあるとき、S ECLは正電源V
CCからR6およびR3の電圧降下分を引いた低電位と
なり、そして、VIN′が“L”から“H”へと変化す
ると、S ECLは低電位からほぼVCCの高電位へと
変化する。
、5Ectは■1、′の変化と同相で変化する。例えば
、VIN′が”L″にあるとき、S ECLは正電源V
CCからR6およびR3の電圧降下分を引いた低電位と
なり、そして、VIN′が“L”から“H”へと変化す
ると、S ECLは低電位からほぼVCCの高電位へと
変化する。
以上の構成において、第2図(a)に示すように入力信
号VINIがエミッタフォロワトランジスタTrlに人
力されると、Trlからの工具ソタフォロワ出力信号■
、′1は直流電流εで決定されるTriのベース−エミ
ッタ電圧Vl1分だけ電圧ドロップされたエミッタフォ
ロワ出力信号VIN1となってりECL回路3に人力さ
れ、ECL回路3から第2図(b)に示す出力V。Tl
を得る。
号VINIがエミッタフォロワトランジスタTrlに人
力されると、Trlからの工具ソタフォロワ出力信号■
、′1は直流電流εで決定されるTriのベース−エミ
ッタ電圧Vl1分だけ電圧ドロップされたエミッタフォ
ロワ出力信号VIN1となってりECL回路3に人力さ
れ、ECL回路3から第2図(b)に示す出力V。Tl
を得る。
いま、εの値を下げてエミッタフォロワ電流を小さくす
ると、Triの■。が小さくなり、その分電圧ドロップ
が小さくなりVIN が高くなる(第2図(a)VI
N’ 2参照)。そのため、V112のLo−レベルが
VIN’lのものより基準電位V ratに近づき、■
。ut 1よりも立ち上がりのデイレイが速い出力V。
ると、Triの■。が小さくなり、その分電圧ドロップ
が小さくなりVIN が高くなる(第2図(a)VI
N’ 2参照)。そのため、V112のLo−レベルが
VIN’lのものより基準電位V ratに近づき、■
。ut 1よりも立ち上がりのデイレイが速い出力V。
ut 2を得る。εの値を上げた場合は、この逆で、T
riのVIEが大きくなり、V’INが低くなる(第2
図(a)のV113参照)、そのため、立ち上がりのデ
イレイが遅い出力V。T3を得る。因みに、従来のEC
L回路はエミッタフォロワ回路2がなく、ECL論理部
4の定電源トランジスタTr4およびR4を調整するこ
とにより第2図に示すようなパルス波形の立ち上がり(
立ち下がり)特性自体を変えるものである。したがって
、ECL回路3がIC上に組み込まれるとそのデイレイ
値を変えることは不可能であり、前述した不具合が発生
していた。
riのVIEが大きくなり、V’INが低くなる(第2
図(a)のV113参照)、そのため、立ち上がりのデ
イレイが遅い出力V。T3を得る。因みに、従来のEC
L回路はエミッタフォロワ回路2がなく、ECL論理部
4の定電源トランジスタTr4およびR4を調整するこ
とにより第2図に示すようなパルス波形の立ち上がり(
立ち下がり)特性自体を変えるものである。したがって
、ECL回路3がIC上に組み込まれるとそのデイレイ
値を変えることは不可能であり、前述した不具合が発生
していた。
本実施例では、入力信号VINをエミッタフォロワ回路
2に入力し、エミッタフォロワ回路2の工逅ツタ電流を
変化させることにより入力信号VINにオフセットをか
け第2図破線あるいは一点鎖線に示すようなエミッタフ
ォロワ出力信号VIN’として通常のECL回路3に出
力している。エミッタフォロワ回路2のエミッタ電流を
変えることにより入力信号Voにオフセットをかけてデ
イレイ値を適切に調整することが可能になる。したがっ
て、本実施例によれば、簡単な回路構成により外部から
デイレイ値を可変可能な遅延回路が実現でき、デイレイ
ラインを用いるもののように波形の劣化もなく、微調整
も容易に行える可変遅延回路が実現できる。
2に入力し、エミッタフォロワ回路2の工逅ツタ電流を
変化させることにより入力信号VINにオフセットをか
け第2図破線あるいは一点鎖線に示すようなエミッタフ
ォロワ出力信号VIN’として通常のECL回路3に出
力している。エミッタフォロワ回路2のエミッタ電流を
変えることにより入力信号Voにオフセットをかけてデ
イレイ値を適切に調整することが可能になる。したがっ
て、本実施例によれば、簡単な回路構成により外部から
デイレイ値を可変可能な遅延回路が実現でき、デイレイ
ラインを用いるもののように波形の劣化もなく、微調整
も容易に行える可変遅延回路が実現できる。
第3図は本発明に係る遅延回路の第2実施例を示す図で
あり、ECL回路3の部分の回路構成は第1図と同様で
あるため省略し、エミッタフォロワ回路2のみを示す。
あり、ECL回路3の部分の回路構成は第1図と同様で
あるため省略し、エミッタフォロワ回路2のみを示す。
第1実施例と同一構成部分には同一番号を付している。
第3図において、11はエミッタフォロワ回路であり、
工壽ノタフォロワ回路11はエミフタフォロワトランジ
スタTriにエミッタフォロワ電流を流すための直流電
流εを、ベースに電圧V、を受ける定電流トランジスタ
Tr7および抵抗R6により構成するものである。した
がって、本実施例では、外部から電圧VDに印加する電
圧を変えることにより定電流トランジスタTr7が引き
込むエミッタ電流を変化させ、入力信号VINにかかる
オフセットを変化させて出−力vl、′のデイレイ値を
可変することができる。
工壽ノタフォロワ回路11はエミフタフォロワトランジ
スタTriにエミッタフォロワ電流を流すための直流電
流εを、ベースに電圧V、を受ける定電流トランジスタ
Tr7および抵抗R6により構成するものである。した
がって、本実施例では、外部から電圧VDに印加する電
圧を変えることにより定電流トランジスタTr7が引き
込むエミッタ電流を変化させ、入力信号VINにかかる
オフセットを変化させて出−力vl、′のデイレイ値を
可変することができる。
第4図は本発明に係る遅延回路の第3実施例を示す図で
あり、第3図に示す第2実施例と同一構成部分には同一
番号を付している。
あり、第3図に示す第2実施例と同一構成部分には同一
番号を付している。
第4図において、エミッタフォロワ回路12の定電流ト
ランジスタTr7のベースにD/A変換器(DAC)1
3を接続し、DAC13にディジタル人力Vl11.
Vll□、〜、VINを入力することにより定電流ト
ランジスタT r 7のベースに印加される電圧V、を
アナログ的に変化させて所望のデイレイ値を得るもので
ある。本実施例では、ビット操作でデイレイ値を可変で
きるから、ソフト的に行う上で非常に有利である。
ランジスタTr7のベースにD/A変換器(DAC)1
3を接続し、DAC13にディジタル人力Vl11.
Vll□、〜、VINを入力することにより定電流ト
ランジスタT r 7のベースに印加される電圧V、を
アナログ的に変化させて所望のデイレイ値を得るもので
ある。本実施例では、ビット操作でデイレイ値を可変で
きるから、ソフト的に行う上で非常に有利である。
第5図は本発明に係る遅延回路の第4実施例を示す図で
あり、第3図に示す第2実施例と同−構成部分には同一
番号を付している。
あり、第3図に示す第2実施例と同−構成部分には同一
番号を付している。
第5図において、エミッタフォロワ回路14の工ξツタ
フォロワトランジスタTriのエミッタおよびV0間に
抵抗R?、可変抵抗R,を挿入し、R?およびR8の抵
抗分割によってVIN′を得るようにする0本実施例で
は可変抵抗Raの抵抗値を変えることにより抵抗比を変
え、Vlll′を変化させてデイレイ値を変えるもので
ある。
フォロワトランジスタTriのエミッタおよびV0間に
抵抗R?、可変抵抗R,を挿入し、R?およびR8の抵
抗分割によってVIN′を得るようにする0本実施例で
は可変抵抗Raの抵抗値を変えることにより抵抗比を変
え、Vlll′を変化させてデイレイ値を変えるもので
ある。
また、上記各実施例において、エミッタフォロワトラン
ジスタのエミッタ側に抵抗を設けるようにすれば、微少
な電流変化でもこの抵抗ドロフプで大きくみえるからよ
り大きなエミッタ出力変化を得ることができ、より効果
を高めることができる。
ジスタのエミッタ側に抵抗を設けるようにすれば、微少
な電流変化でもこの抵抗ドロフプで大きくみえるからよ
り大きなエミッタ出力変化を得ることができ、より効果
を高めることができる。
本発明によれば、簡単な回路構成により所望のデイレイ
値を容易に得ることができ、かつ微調整を容易に行うこ
とができる。
値を容易に得ることができ、かつ微調整を容易に行うこ
とができる。
第1.2図は本発明に係る遅延回路の第1実施例を示す
図であり、 第1図はその遅延回路の回路図、 第2図はその動作を説明するための図、第3図は本発明
に係る遅延回路の第2実施例を示すそのエミッタフォロ
ワ回路図、 第4図は本発明に係る遅延回路の第3実施例を示すその
エミッタフォロワ回路図、 第5図は本発明に係る遅延回路の第4実施例を示すその
エミッタフォロワ回路図である。 1・・・・・・可変遅延回路(遅延回路〉、2.111
2.14・・・・・・エミッタフォロワ回路、3・・・
・・・ECL回路、 4・・・・・・ECL論理部、 5・・・・・・出力部、 13・・・・・・D/A変換器(DAC)、”I” r
1・・・・・・エミフタフォロヮトランジスタ、Tr
2.Tr3・・・・・・エミフタカップルトランジスタ
、Tr4.Tr6.Tr7・・・・・・定電流トランジ
スタ、Tr5・・・・・・エミフタフォロワトランジス
タ、R8−R7・・・・・・抵抗、 R8・・・・・・可変抵抗、 ε・・・・・・直流電流、 VIN・・・・・・入力信号、 V rat・・・・・・基準電圧。
図であり、 第1図はその遅延回路の回路図、 第2図はその動作を説明するための図、第3図は本発明
に係る遅延回路の第2実施例を示すそのエミッタフォロ
ワ回路図、 第4図は本発明に係る遅延回路の第3実施例を示すその
エミッタフォロワ回路図、 第5図は本発明に係る遅延回路の第4実施例を示すその
エミッタフォロワ回路図である。 1・・・・・・可変遅延回路(遅延回路〉、2.111
2.14・・・・・・エミッタフォロワ回路、3・・・
・・・ECL回路、 4・・・・・・ECL論理部、 5・・・・・・出力部、 13・・・・・・D/A変換器(DAC)、”I” r
1・・・・・・エミフタフォロヮトランジスタ、Tr
2.Tr3・・・・・・エミフタカップルトランジスタ
、Tr4.Tr6.Tr7・・・・・・定電流トランジ
スタ、Tr5・・・・・・エミフタフォロワトランジス
タ、R8−R7・・・・・・抵抗、 R8・・・・・・可変抵抗、 ε・・・・・・直流電流、 VIN・・・・・・入力信号、 V rat・・・・・・基準電圧。
Claims (1)
- 【特許請求の範囲】 入力信号をベースに受けるエミッタフォロワトランジス
タを含むエミッタフォロワ回路と、該エミッタフォロワ
回路のエミッタフォロワ出力を一方のトランジスタのベ
ースに受けるとともに、基準電圧を他方のトランジスタ
ベースに受け、これらのトランジスタのベース間に電位
差があるとき、何れか一方のトランジスタが導通してコ
レクタ電流を流すECL回路とを備え、 前記エミッタフォロワ回路のエミッタ電流を変化させる
ことにより前記入力信号にオフセットをかけ、エミッタ
フォロワ出力レベルを変化させるようにしたことを特徴
とする遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1204076A JPH0368210A (ja) | 1989-08-07 | 1989-08-07 | 遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1204076A JPH0368210A (ja) | 1989-08-07 | 1989-08-07 | 遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0368210A true JPH0368210A (ja) | 1991-03-25 |
Family
ID=16484378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1204076A Pending JPH0368210A (ja) | 1989-08-07 | 1989-08-07 | 遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0368210A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6034570A (en) * | 1997-06-27 | 2000-03-07 | Vitesse Semiconductor Corporation | Gallium arsenide voltage-controlled oscillator and oscillator delay cell |
-
1989
- 1989-08-07 JP JP1204076A patent/JPH0368210A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6034570A (en) * | 1997-06-27 | 2000-03-07 | Vitesse Semiconductor Corporation | Gallium arsenide voltage-controlled oscillator and oscillator delay cell |
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