JPH0368210A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 本発明の第２実施例 本発明の第３実施例 本発明の第４実施例 発明の効果 （第１．２図） （第３図） （第４図） （第５図） 〔１既要〕 遅延回路に関し、 所望のデイレイ値を容易に得ることができ、かつ微調整
を容易に行うことができる遅延回路を提（具することを
目的とし、 入力信号をベースに受けるエミッタフォロヮトランジス
タを含むエミッタフォロワ回路と、該工泉ソタフォロワ
回路のエミッタフォロワ出力を一方のトランジスタのベ
ースに受けるとともに、基準電圧を他方のトランジスタ
ベースに受け、これらの］・ランジスタのベース間に電
位差があるとき、何れか一方のトランジスタが導通して
コレクタ電流を流すＥＣＬ回路とを備え、前記エミッタ
フォロワ回路のエミッタ電流を変化させることにより前
記入力信号にオフセットをかけ、エミッタフォロワ出力
しヘルを変化させるように構成する。

〔産業上の利用分野〕

本発明は、遅延回路に関し、詳しくは、ＥＣＬ（ｌｉｌ
ｌｌｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）回路を
含むディジタル回路のパルスのタイミングを調整する遅
延回路に係り、特に高周波パルスにおいて、また微調整
において有効な遅延回路に関する。

一般に、ディジタル回路の設計では、信号伝達速度を調
節して複数の信号間の時間差を０にしたり、あるいは任
意の時間差を持たせたりすることが繁雑に行われ、この
ような場合、遅延時間を考慮した回路設計を行うととも
に、遅延回路が用いられる。

〔従来の技術〕

従来のこの種の用途に用いられる遅延回路としては、例
えばシュ果ソトトリガ回路によるもの、ＣＲ網によるも
の、多段インバータ回路によるもの、配線に容量を付け
ることによりデイレイさせるデイレイラインを用いて行
うものなどがある。

何れにしてもディジタル回路のパルスのタイミングを調
整するためには回路設計後に、あるいは設計段階でこれ
ら遅延回路を挿入することにより対処していた。

〔発明が解決しようとする課題〕

しかしながら、このような従来の遅延回路にあっては、
デイレイを調整するためにはデイレイライン等を用いて
ＩＣの外部から調整していたため（ＩＣのデイレイ自体
はそのＩＣを設計した段階で決定され、−１に設計変更
をしない限り外部から変更はできない）、外付けしたデ
イレイライン等により波形の劣化が生しる。したがって
、パルスドライバーと組み合わせて使用しなくてはなら
ず、所望のデイレイを得るためにはこのパルスドライバ
ーの組を幾つも使用せざるを得す、また、Ｊｍ整も難し
いものとなっている。

具体的な不具合としては、例えばクロソクドライバのよ
うに１つのクロノクを多数の回路に出力する回路の場合
、設計段階ではスキュー（出力間のスピード差）が出な
いようにしても、実際に組上げた段階では配線長やパン
ケージ等の要因によりスキューが大きくなってしまうこ
とがある。このような場合、ＩＣの外部に容量付は等を
してパスを遅らす必要があるが、バスの遅延方法は言わ
ば経験値的なもので行われているのが現状であり、何度
もボードを起こす等して煩雑な調整をする必要があった
。

そこで本発明は、簡単な回路構成により所望のデイレイ
値を容易に得ることができ、かつ微調整を容易に行うこ
とができる遅延回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明による遅延回路は上記目的達成のため、入力信号
をベースに受けるエミッタフォロワトランジスタを含む
エミッタフォロワ回路と、該エミッタフォロワ回路のエ
ミッタフォロワ出力を一方のトランジスタのベースに受
けるとともに、基準電圧を他方のトランジスタベースに
受け、これらのトランジスタのベース間に電位差がある
とき、何れか一方のトランジスタが導通してコレクタ電
流を流すＥＣＬ回路とを備え、前記エミッタフォロワ回
路の工ごソタ電流を変化させることにより前記入力信号
にオフセットをかけ、エミッタフォロワ出力レベルを変
化させるようにしたことを特徴とする遅延回路を備えて
いる。

〔作用〕

本発明では、入力信号がエミッタフォロワ回路に入力さ
れ、この工５ソタフォロワ出力がＢＣＬ回路に入力信号
として人力される。

したがって、工くフタフォロヮ回路のエミッタ電流を変
えると、その変化に応してエミッタフォロワ回路のエミ
ッタフォロワトランジスタのベースーエミッタ電圧Ｖ、
がドロップし、ＶＩＥ分だけ電圧ドロップされたエミッ
タフォロワ出力がＥＣＬ回路に出力される。そのため、
ＥＣＬ回路側では入力波形の形は変わ占ないものの、基
準電圧■ｒｓｆに対する電圧レベルが変化し、遅延状態
が変化する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１．２図は本発明に係る遅延回路の第１実施例を示す
図である。

まず、構成を説明する。第１図において、１はＥＣＬ回
路を含み、デイレイ値を調整可能な可変遅延回路（遅延
回路）であり、可変遅延回路１は入力信号が人力される
エミッタフォロワ回路２と、エミッタフォロワ回路２の
出力が入力されるＥＣＬ回路３と、により構威され、Ｅ
ＣＬ回路３は通常のＥＣＬ回路と同様の回路構成のもの
が用いられる。すなわち、工くフタフォロワ回路２は、
高電位側電源ＶＣＣおよび低電位側電源ＶＩＥ間に接続
され、ベースに入力信号ｖｏを受けるエミッタフォロワ
トランジスタＴｒｉと、エミッタフォロワトランジスタ
ＴｒｉのエミッタおよびＶ。間に接続され、工果ソタフ
ォロワトランジスタＴｒｉに所定のエミッタ電流を流す
ための直流電源εと、により構成され、エミッタフォロ
ワトランジスタＴｒｉのエミッタからはエミッタ電流が
流れることにより入力信号Ｖ工に所定のオフセットをか
けたエミッタフォロワ出力信号Ｖ工′がＥＣＬ回路３に
出力される。

ＥＣＬ回路３において、ＶＩＮ′は可変遅延回路ｌへの
入力信号ＶＩＮにオフセットがかけられデイレイ値が変
えられた入力信号、ｖｏｕｔは出力信号、Ｖ　ｒａｆは
参照信号（基準電圧）、Ｖｃｓはコントロール電圧であ
り、Ｔｒ２はエミッタカソブルトランジスタの一方のト
ランジスタ、Ｔｒ３はエミッタカソブルトランジスタの
他方のトランジスタ、Ｔｒ４は定電流トランジスタ、Ｒ
１−Ｒ４は抵抗である。Ｔｒ２．Ｔｒ３．Ｔｒ４、Ｒ１
〜Ｒ４はＥＣＬ論理部４を構威し、ＥＣＬ論理部４の論
理出力５ＥＣ１，はエミッタフォロワトランジスタＴｒ
５、定電流トランジスタＴｒ６および抵抗Ｒ６を有する
出力部５に人力されている。

このＥＣＬ回路３では、Ｔｒ３のコレクタ電位すなわち
、５Ｅｃｔは■１、′の変化と同相で変化する。例えば
、ＶＩＮ′が”Ｌ″にあるとき、Ｓ　ＥＣＬは正電源Ｖ
ＣＣからＲ６およびＲ３の電圧降下分を引いた低電位と
なり、そして、ＶＩＮ′が“Ｌ”から“Ｈ”へと変化す
ると、Ｓ　ＥＣＬは低電位からほぼＶＣＣの高電位へと
変化する。

以上の構成において、第２図（ａ）に示すように入力信
号ＶＩＮＩがエミッタフォロワトランジスタＴｒｌに人
力されると、Ｔｒｌからの工具ソタフォロワ出力信号■
、′１は直流電流εで決定されるＴｒｉのベース−エミ
ッタ電圧Ｖｌ１分だけ電圧ドロップされたエミッタフォ
ロワ出力信号ＶＩＮ１となってりＥＣＬ回路３に人力さ
れ、ＥＣＬ回路３から第２図（ｂ）に示す出力Ｖ。Ｔｌ
を得る。

いま、εの値を下げてエミッタフォロワ電流を小さくす
ると、Ｔｒｉの■。が小さくなり、その分電圧ドロップ
が小さくなりＶＩＮ　　が高くなる（第２図（ａ）ＶＩ
Ｎ’　２参照）。そのため、Ｖ１１２のＬｏ−レベルが
ＶＩＮ’ｌのものより基準電位Ｖ　ｒａｔに近づき、■
。ｕｔ　１よりも立ち上がりのデイレイが速い出力Ｖ。

ｕｔ　２を得る。εの値を上げた場合は、この逆で、Ｔ
ｒｉのＶＩＥが大きくなり、Ｖ’ＩＮが低くなる（第２
図（ａ）のＶ１１３参照）、そのため、立ち上がりのデ
イレイが遅い出力Ｖ。Ｔ３を得る。因みに、従来のＥＣ
Ｌ回路はエミッタフォロワ回路２がなく、ＥＣＬ論理部
４の定電源トランジスタＴｒ４およびＲ４を調整するこ
とにより第２図に示すようなパルス波形の立ち上がり（
立ち下がり）特性自体を変えるものである。したがって
、ＥＣＬ回路３がＩＣ上に組み込まれるとそのデイレイ
値を変えることは不可能であり、前述した不具合が発生
していた。

本実施例では、入力信号ＶＩＮをエミッタフォロワ回路
２に入力し、エミッタフォロワ回路２の工逅ツタ電流を
変化させることにより入力信号ＶＩＮにオフセットをか
け第２図破線あるいは一点鎖線に示すようなエミッタフ
ォロワ出力信号ＶＩＮ’として通常のＥＣＬ回路３に出
力している。エミッタフォロワ回路２のエミッタ電流を
変えることにより入力信号Ｖｏにオフセットをかけてデ
イレイ値を適切に調整することが可能になる。したがっ
て、本実施例によれば、簡単な回路構成により外部から
デイレイ値を可変可能な遅延回路が実現でき、デイレイ
ラインを用いるもののように波形の劣化もなく、微調整
も容易に行える可変遅延回路が実現できる。

第３図は本発明に係る遅延回路の第２実施例を示す図で
あり、ＥＣＬ回路３の部分の回路構成は第１図と同様で
あるため省略し、エミッタフォロワ回路２のみを示す。

第１実施例と同一構成部分には同一番号を付している。

第３図において、１１はエミッタフォロワ回路であり、
工壽ノタフォロワ回路１１はエミフタフォロワトランジ
スタＴｒｉにエミッタフォロワ電流を流すための直流電
流εを、ベースに電圧Ｖ、を受ける定電流トランジスタ
Ｔｒ７および抵抗Ｒ６により構成するものである。した
がって、本実施例では、外部から電圧ＶＤに印加する電
圧を変えることにより定電流トランジスタＴｒ７が引き
込むエミッタ電流を変化させ、入力信号ＶＩＮにかかる
オフセットを変化させて出−力ｖｌ、′のデイレイ値を
可変することができる。

第４図は本発明に係る遅延回路の第３実施例を示す図で
あり、第３図に示す第２実施例と同一構成部分には同一
番号を付している。

第４図において、エミッタフォロワ回路１２の定電流ト
ランジスタＴｒ７のベースにＤ／Ａ変換器（ＤＡＣ）１
３を接続し、ＤＡＣ１３にディジタル人力Ｖｌ１１．　
　Ｖｌｌ□、〜、ＶＩＮを入力することにより定電流ト
ランジスタＴ　ｒ　７のベースに印加される電圧Ｖ、を
アナログ的に変化させて所望のデイレイ値を得るもので
ある。本実施例では、ビット操作でデイレイ値を可変で
きるから、ソフト的に行う上で非常に有利である。

第５図は本発明に係る遅延回路の第４実施例を示す図で
あり、第３図に示す第２実施例と同−構成部分には同一
番号を付している。

第５図において、エミッタフォロワ回路１４の工ξツタ
フォロワトランジスタＴｒｉのエミッタおよびＶ０間に
抵抗Ｒ？、可変抵抗Ｒ，を挿入し、Ｒ？およびＲ８の抵
抗分割によってＶＩＮ′を得るようにする０本実施例で
は可変抵抗Ｒａの抵抗値を変えることにより抵抗比を変
え、Ｖｌｌｌ′を変化させてデイレイ値を変えるもので
ある。

また、上記各実施例において、エミッタフォロワトラン
ジスタのエミッタ側に抵抗を設けるようにすれば、微少
な電流変化でもこの抵抗ドロフプで大きくみえるからよ
り大きなエミッタ出力変化を得ることができ、より効果
を高めることができる。

〔発明の効果〕

本発明によれば、簡単な回路構成により所望のデイレイ
値を容易に得ることができ、かつ微調整を容易に行うこ
とができる。

【図面の簡単な説明】

第１．２図は本発明に係る遅延回路の第１実施例を示す
図であり、 第１図はその遅延回路の回路図、 第２図はその動作を説明するための図、第３図は本発明
に係る遅延回路の第２実施例を示すそのエミッタフォロ
ワ回路図、 第４図は本発明に係る遅延回路の第３実施例を示すその
エミッタフォロワ回路図、 第５図は本発明に係る遅延回路の第４実施例を示すその
エミッタフォロワ回路図である。 １・・・・・・可変遅延回路（遅延回路〉、２．１１１
２．１４・・・・・・エミッタフォロワ回路、３・・・
・・・ＥＣＬ回路、 ４・・・・・・ＥＣＬ論理部、 ５・・・・・・出力部、 １３・・・・・・Ｄ／Ａ変換器（ＤＡＣ）、”Ｉ”　ｒ
　１・・・・・・エミフタフォロヮトランジスタ、Ｔｒ
２．Ｔｒ３・・・・・・エミフタカップルトランジスタ
、Ｔｒ４．Ｔｒ６．Ｔｒ７・・・・・・定電流トランジ
スタ、Ｔｒ５・・・・・・エミフタフォロワトランジス
タ、Ｒ８−Ｒ７・・・・・・抵抗、 Ｒ８・・・・・・可変抵抗、 ε・・・・・・直流電流、 ＶＩＮ・・・・・・入力信号、 Ｖ　ｒａｔ・・・・・・基準電圧。

Claims (1)

1. 【特許請求の範囲】 入力信号をベースに受けるエミッタフォロワトランジス
   タを含むエミッタフォロワ回路と、該エミッタフォロワ
   回路のエミッタフォロワ出力を一方のトランジスタのベ
   ースに受けるとともに、基準電圧を他方のトランジスタ
   ベースに受け、これらのトランジスタのベース間に電位
   差があるとき、何れか一方のトランジスタが導通してコ
   レクタ電流を流すＥＣＬ回路とを備え、 前記エミッタフォロワ回路のエミッタ電流を変化させる
   ことにより前記入力信号にオフセットをかけ、エミッタ
   フォロワ出力レベルを変化させるようにしたことを特徴
   とする遅延回路。